课程设计报告数字秒表的设计_百度文库
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课程设计报告数字秒表的设计|课​程​设​计​报​告​数​字​秒​表​的​设​计
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数字秒表电路设计
一、工作原理　　本电路由启动、清零复位电路、多谐振荡电路、电路、电路等组成。如下图所示： 　　启动清零复位电路主要由U6A、U6B、U7B、U7D组成，其本质是一个RS触发器和单稳态触发器。J1控制的启动和停止，J2控制的清零复位。开始时把J1合上，J2打开，运行本电路，正在计数。当打开J1，合上J2键，J2与地相接得到低电平加到U6B的输入端，U6B输出高电平又加到U6A的输入端，而U6A的另一端通过电阻R15与电源相接得到高电平，（此时U6B与U6A组成RS触发器），U6A输出低电加到U7A的输入端，U7A被封锁输出高电平加到U5的时钟端，因U5不具备时钟脉冲条件，U5不能输出脉冲信号，因此U3、U4时钟端无脉冲而停止计数。当J1合上时，打开J2键，J1与地相接得到低电平加到U6A的输入端，U6A输出高电平加到U6B的输入端，U6B输出低电平加至U7B，使U7B输出高电平，因电容两端电压不能跃变，因此在R7上得到高电平加到U7D输入端，U7D输出低电平（进入暂态）同时加到U3、U4、U5的清零端，使得U3、U4的QD---QA输出0000，经U1、U2译码输出驱动U9、U10显示“00”。因为U7B与U7D组成一个单稳态电路，经过较短的时间，U7D的输出由低电平变为高电平，允许U3、U4、U5计数。同时U6A输出高电平加到U7A的输入端，将U7A打开，让555的3脚输出100KHZ的振荡信号经U7A加到U5的时钟脉冲端，使得U5具备时钟脉冲条件，U5的9、10、7脚接高电平，U5构成十分频器，对时钟脉冲计数。当U5接收一个脉冲时，U5内部计数加1，如果U5接收到第十个脉冲时，U5的15脚（RCO端）输出由低电平跳变为高电平作为U4的时钟脉冲，从而实现了对振荡信号的十分频，产生周期为0.1S的脉冲加至U4的时钟端。U4的9、10、7脚接高电平，当U4接收到来自U5的脉冲时，U4的QD---QA输出0001加到U2的DCBA端，经U2译码输出1001111经电阻R8~R14驱动数码管U10显示，此时数码管显示“1”，当U4计数到1001时，U4的15脚输出高电平接到U7C，经反相后得到低电平，加到U3的时钟脉冲端，U3A不具备时钟脉冲条件，当U4再接收一个脉冲时，U4的输出由1001翻转为0000，此时U4的15脚输出低电平通过U7C反相输出高电平，从而得到一上升沿脉冲加至U3的时钟端，使得U3的QD---QA输出0001加到U1的DCBA输入端，经U1译码输出100111，经电阻R1~R7驱动数码管U9，数码管显示“1”。如此循环的计数，最后数码管U9、U10显示最大值99即9.9秒。　　 由集成块555、电阻R19、R18、电容C1、C2组成多谐振荡器，当接通电源，电源通过电阻R19与R18对电容C2进充电，当UC2上升到2/3VCC时，集成块555的3脚输出低电平，内部三极管导通，C2通电阻R19进行放电，当UC2下降到1/3VCC时，内部三极管截止，集成块555的3脚输出高电平，接着电源又通过电阻R19与R18对电容C2进充电，当UC2上升到2/3VCC时，集成块555的3脚输出低电平，如此循环的充、放电，555的3脚输出100HZ的矩形方波信号加到U7A的输入端。
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我来说两句……
微信公众账号verilog 设计可以对两个运动员赛跑计时的秒表:(1）只有时钟（clk）和一个按键（key），每按一 SCM 单片机开发 182万源代码下载-
&文件名称: verilog
& & & & &&]
&&所属分类:
&&开发工具: VHDL
&&文件大小: 1 KB
&&上传时间:
&&下载次数: 12
&&提 供 者:
&详细说明：设计可以对两个运动员赛跑计时的秒表:(1）只有时钟（clk）和一个按键（key），每按一次，key是持续一个时钟周期的高电平脉冲
（2）秒表输出用0－59的整数表示
（3）key：
（A）按一下key，开始计数；
（B）第一个运动员到终点时第二下key，记住时间，继续计数；
（C）二个运动员到时按第三下key，停止计数；
（D）然后按第四下key，秒表输出第一个运动员到终点的时间，即按第二下key时记住的计数值；
（E）按第五下key，秒表清0。
-Design of the two athletes running time of the stopwatch: (1) Only the clock (clk) and a button (key), each time, key is continuing a clock cycle, high pulse (2) stopwatch output with 0-59 integer that (3) key: (A) Click the key, start counting
(B) When the first player to finish under the second key, remember the time, continue to count
(C) two players to press the third Under the key, stop counting
(D) and then by the fourth under the key, stopwatch output of the first athletes to the end of the time, that is, the next key by the second count when remembered
(E) by the fifth under the key, stopwatch clear 0.
文件列表(点击判断是否您需要的文件，如果是垃圾请在下面评价投诉):
&&verilog\v4watch.v&&.......\v4watch_tb.v&&verilog
&[]:很好，推荐下载
&近期下载过的用户:
&输入关键字，在本站182万海量源码库中尽情搜索：
&[] - 教学资源网包括教师上传，学生下载，资源共享，在线学习
&[] - 3， 采用尽可能少的电路，求出两个在100以内的正整数的最大公约数和最小公倍数。（不许采用mod函数），仿真并综合出电路
&[] - verilog HDL语言编写的数字秒表，仿真已经通过，可供参考
&[] - ise9.1官方的使用手册中配套用的fpga入门代码
&[] - 设计一个可以顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S，用三位数码管显示。
（1） 倒计时：通过小键盘可以实现设定计时时间（以秒为单位，最大计时时间为99.9秒）。通过键盘实现计时开始、计时结束。当所设定的倒计时间到达00.0S后，自动停止倒计时，同时响铃。
（2） 顺计时：初
&[] - 运用jsp+servlet+orcle编写的物流管理系统
&[] - 摘 要： 本文件是C8051单片机I2C总线读写测试程序；将跳线器JP6短接，使用外部22.1184MHz晶振.
功能：定义 0 ~ 9 键为数字键， A ~ F 为功能键。按 A 键后，可按0 ~ 9 数字键，
从零地址开始存储该键值，并送LED数码管上显示该键值。按 C 键停止后，按 B 键&&源码搜搜[中文]，大家一起找最好的开源代码。
&&请提交您认为需要收录的源码网站。
verilog序列检测器的设计与实现说明：用状态机实现串行序列检测器的设计 若检测到串行序列11010则输出为1 否则输出为0 并对其进行仿真和硬件测试标签：Others&评论：0条
PN-arraycheck.rar - 在QuartusII运用ＡＨＤＬ语言，首先设计出PN发生器来产生一个11位的数据流在整个周期内有效数据有再设计状态机用来检测串行数据流中的序列。运用两个个计数器分别对PN码计数以及序列出现的次数计数。改变ＰＮ码结构可以作为通用数列检测器-QuartusII use in AHDL language,标签：Others, VHDL&评论：0条
说明：序列检测器设计的思路大多都是用FSM来实现的,此思路是通过移位寄存器来实现序列检测标签：VHDL&评论：0条
src.rar - 一个SDH中最基本传输模块STM-1的帧头检测器，verilog编程实现-A basic SDH transmission module STM-1 Header detector, verilog Programming标签：Others, VHDL&评论：0条
说明：本设计是一个序列检测器，能够检测11位长的系列信号，根据需要可适当扩展其序列长度标签：VHDL&评论：0条
说明：用状态机实现一序列检测器，即检测到串行码{1110010}后，检测器输出1，否则输出0；
标签：Windows_Unix&评论：0条
NetworkDevelopmentKi - DSP序列化反序列化对象SDK开发包 DSP(Dynamic Serialize Packet)是一个动态序列化和反序列化对象的SDK开发包，使用DSP可以将对象序列化成数据流保存到文件中，或者将序列化后的数据流通过Socket传递给远端；标签：Visual C++, 网络编程&评论：0条
说明：本程序实现了一个序列检测器。当一串待检测的串行数据进入检测器后，若此数在每一位的连续检测中都与预置的密码数相同，则输出“A”,否则仍然输出“B”。标签：VHDL&评论：0条
说明：在QuartusII运用ＡＨＤＬ语言，首先设计出PN发生器来产生一个11位的数据流在整个周期内有效数据有 =2047位；再设计状态机用来检测串行数据流中的序列。运用两个个计数器分别对PN码计数以及序列出现的次数计数。改变ＰＮ码结构可以作为通用数列检测器标签：Others&评论：0条
说明：right.vhd 序列发生器
s_machine.vhd 序列检测器
波形图.doc 程序运行波形标签：Others&评论：0条
说明：这是1个序列检测器,可以重复检测序列,在通信方面用的较多标签：Others&评论：0条
说明：基于fpga和sopc的用VHDL语言编写的EDA序列检测器标签：Asm&评论：0条
说明：一个多用户检测器的matlab代码程序
采用m序列作为扩频码
非常不错标签：matlab&评论：0条
说明：使用状态机设计一个5位序列检测器。从一串二进制码中检测出一个已预置的5位二进制码标签：VHDL&评论：0条
说明：本文件夹包含了16个VHDL 编程实例，仅供读者编程时学习参考。
一、四位可预置75MHz十一、正负脉宽数控调制信号发生器pluse width
十二、序列检测器string
十三、出租车计费器spend
十四、数字秒表selclk
十五、抢答器 first
标签：VHDL&评论：0条
说明：vhdl编写的序列检测器，包括模块以及顶层文件标签：VHDL&评论：0条
说明：基于VHDL的序列检测器设计标签：VHDL&评论：0条
说明： 一个序列检测器的设计。程序不是问题，关键是理解状态机的编程思想。标签：VHDL&评论：0条
][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序列检测器的设计][13--用状态机对ADC0832电路控制实现SIN函数发生器][14--用状态机实现标签：VHDL&评论：0条
说明：一个SDH中最基本传输模块STM-1的帧头检测器，verilog编程实现标签：Others&评论：0条
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All Rights Reserved&34基于verilog HDL 的数字计时器的设计-第4页
上亿文档资料，等你来发现
34基于verilog HDL 的数字计时器的设计-4
零，这就导致了在抖动期间不可能输出低电平，唯有在；因为消抖电路后接的是同步设计的控制模块，故需要将；4.4时钟分频电路模块在基于EDA技术的数字电路；本设计需要一个计时范围为0.01s－59.99秒；4.5控制电路模块；为了实现数字秒表的各种相应功能，主控电路对各种输；（1）实现系统复位：；当K1键按下时，输出CLR=’0’以及Q=’0’；处于观看记录模式式
　零，这就导致了在抖动期间不可能输出低电平，唯有在稳定期间才可能输出低电平，因此防抖动得以实现。因为消抖电路后接的是同步设计的控制模块，故需要将输出信号的长度变为两个周期的控制模块同步时钟的长度，因此在输出电路后，再接入一个 20MHZ 的 CLK2 信号，当输出从 1 变为 0 时，在时钟跳变沿，输出低电平 0，在下一个时钟跳变沿则变为 1，在当输出为 1 时，则一直输出 1，也就是不论输出为多长的低电平，经过此部分同步变化后，只会输出两个周期 CLK2 的低电平输出，以供控制模块使用。4.4 时钟分频电路模块 在基于 EDA 技术的数字电路系统设计中，分频电路应用十分广泛。常常使用分频电路来得到数字系统中各种不同频率的控制信号。所谓分频电路，就是将一个给定的频率较高的数字输入信号经过适当处理后，产生一个或数个频率较低的数字输出信号。分频电路本质上是加法计数器的变种，其计数值由 N=FIN（输入频率）/FOUT（输出频率）决定，其输出不是一般计数器的计数结果，而是根据分频常数对输出信号的高，低电平控制。本设计需要一个计时范围为 0.01s－59.99 秒的秒表，首先需要获得一个比较精确的计时基准信号，这里时周期为 1/100 s 的计时脉冲，采用一个时钟信号源 20MHZ 经 20 万倍分频后获得一个精确的 100HZ 的脉冲来作为计数器的时钟信号 CLK_OUT，数码管的扫描频率采用经 2000 倍分频后的 10000HZ 的脉冲 CLK_OUT2，按键消抖电路部分需要采用经 4 万倍分频后产生的 500HZ 的脉冲 CLK_OUT3 作为检测信号。4.5 控制电路模块为了实现数字秒表的各种相应功能，主控电路对各种输入控制信号进行处理。作出相应的调整，发出一系列的控制输出信号。如对数字秒表实现复位操作，启、停控制，以及记录读取控制，控制模块为同步电路设计，在时钟上升沿才变化，主控电路的功能：（1）实现系统复位：当 K1 键按下时，输出 CLR=’0’以及 Q=’0’信号，实现计时清零并停止功能，当系统处于观看记录模式式，按下 K1 则不清零，而是输出 RD=‘0’切换回计时模式。启/停控制：用于开始/结束计时操作。数字秒表的启/停是通过控制送给计数器的使能端来实现 12的。当按下 K2 键后，输出端 Q 的状态发生反转。Q=‘1‘，秒表处于计时状态，当 Q=’0‘ 时，计数器暂停计时。（3）记录功能：通过在计时时按下记录键 K3 实现对数据的记录，每按一下记录一组数据，按下时输出写信号 WR=‘1’以及地址信号至存储器在写时序内将此刻的时间数据记入存储器的相应地址中，释放后写信号 WR=’0’。（4）读取功能：通过按下读取功能键 K4 进入观看记录模式，按下时输出读信号 RD=’1’以及地址信号至存储器，在读时序内从存储器的相应地址读出数据传到模式选择模块，RD=‘1’时为观看记录模式，在此模式下按下复位键 K1 可使 RD=‘0’，回到计时模式。主控电路各端口作用：输入端：（1）CLK 为外部时钟信号。（2）K2 为启/停信号输入端。（3）K1 为复位输入端。（4）K3 为记录写信号输入端。（5）K4 为读取信号输入端。输出端：（1）Q：为启/停控制输出信号。（2）CLR：清零复位输出信号。（3）WR：记录写控制输出信号。（4）RD：读取加模式切换控制输出信号。（5）Adrw[1..0]:写地址输出信号。（6）Adrr[1..0]:读地址输出信号。 4.6 计时电路模块计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单 元则由一系列具有存储信息功能的各类触发器构成，这些触发器有 RS 触发器、T 触发器、D 触发器及 JK 触发器等。计数器在数字系统中应用广泛，如在电子计算 机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。计数器有很多作用，在数字电子技术中应用的最多的时序逻辑电路。计数器不仅能用于对时钟脉冲计数，还可以用 13于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。但是并无法显示计算结果，一般都是要通过外接 LCD 或 LED 屏才能显示。计数器的种类：如果按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。常见的同步计数器有 74160 系列,74LS190 系列，常见的异步计数器有 74LS290 系列。（2）如果按照技术过程中数字增减分类，又可将计数器分为加法计数器、减法计数器和可逆计数器，随时钟信号不断增加的为加法计数器，不断减少的为减法计数器，可增可减的叫做可逆计数器。另外还有很多种分类不一一列举，但是最常用的是第一种分类，因为这种分类可以使人一目了然，知道这个计数器到底是什么触发方式，以便于设计者进行电路的设计。计数器的原理是将几个触发器按照一定的顺序连接起来，然后根据触发器的状态按照一定的规律随时钟的变化来记忆时钟的个数。掌握了计数器的这个原理后，就很容易采用 VHDL 语言来对计数器进行描述了。在本次设计中，因为计数器电路非常容易产生毛刺，为了系统精度和稳定可靠性着想，采用了同步计数器设计以及格雷码计数器设计，来最大限度的消除毛刺，系统需要 3个模 10 格雷码计数器以及一个模 6 格雷码计数器，其中 0.01S 位计时器由 100HZ 脉冲作为输入时钟，1S 计时器的时钟由0.1S 的进位输出作为时钟信号，10S 计时器的时钟由 1S 的进位输出作为时钟信号。毛刺是因为传输信号到达终点时间不一致，电路里的延时不一致所导致的信号跳变时间不一致而出现的一些误差，这些误差会影响系统稳定可靠性，对于对毛刺敏感的控制端可能会出现很严重的错误，毛刺的消除是有必要的。普通计数器因为每次几路信号同时多位跳变，必然会产生计数器型的毛刺，消除的该种毛刺的最好办法就是改用每次只跳变一位信号的格雷码来做计数，普通 4 位格雷码是到 15 回 0 的，但是我们需要到 9 回 0 的，所以要在原有格雷码的基础上做些修改，对应的 0 到 9 数字。在设计格雷码计数器的时候可以使用状态机，给每个码设定一个状态然后用时钟来控制它在状态间转换，这样就完成了我们需要的功能, 但是若是状态比较多，如 n=6，这时就会有 64 个状态，显然再用状态机非常不方便，当然理论上是可以的。或者是设计一个二进制计数器，通过它来计数，然后利用编码转换就可以得到对应的格雷码计数器。我们采用算好哪一位下次时钟沿跳变时需要变化来实现格雷码计数器。计时电路模块输入端有使能端 EN，100HZ 时钟输入 CLK，清零输入 CLR，输出端有0.1S 位 1S 位 10S 位和 CO 进位端，在 10HZ 时钟输入给 0.1S 位并在控制模块输出 Q=’1’时开始计时，Q=’0’时暂停计时，控制端按下清零键则 Q=’0’，CLR=’0’，使计时器停止计时并全部清零。144.7 模式选择模块 本次设计计时器因为有记录功能，故需要切换计时模式和观看记录数据模式，该模块的作用为在 RD 信号为 1 时切换为从存储器里读取相应地址的数据 I0[15..0]传输到动态扫描译码显示模块显示记录的数据，在 RD 信号为 0 时为普通计时状态，输入 I1[15..0]传输到动态扫描译码显示模块显示计时。4.8 存储器模块 本设计添加了记录数据功能，因此需要存储器来存储数据，ROM 和 RAM 属于通用大规模器件，一般不需要自行设计，但是在数字系统中，有时也需要设计一些小型的存储器件，用于特定的用途：例如临时存放数据，构成查表运算等。设计时需要注意器件的大小，一个 16x8 位的 RAM 大约占用 200 个门，而 256x16 的 RAM 则需要 6200 门以上，因此大规模 RAM 不适合于采用 PLD 设计，最好采用通用器件，本次设计只需要记录几组数据即可，只需设计 Nx16 的 RAM，N 为需要记录的数据组数。RAM的指标为存储容量和字长，其内部可以分为地址译码和存储单元两部分，外部端口为：读写端 WR/RD，时钟端 CLK，2 位地址端 ADRW/ADRR，16 位数据端 DI/DO，可存储 4 组 16 位数据，即 4 组时间数据，读写控制信号和地址信号由控制模块产生。4.9 动态扫描译码显示模块在数字电路系统中，人们常常需要将数字电路中表示数字、文字、符号的二进制代码翻译成人们习惯的形式，并且使其直观地显示出来以便直接读数。为了能够直观地显示数字电路系统中的有关数据，人们常常使用七段数码管和八段数码管，八段数码管比七段数码管多一个发光二极管单元多一个小数点显示。七段数码管的的基本原理是将所要显示的数字翻译成构成该电路中可发光二极管的驱动信号，分别用 A、B、C、D、E、F、G 来表示不同位置的二极管，驱动信号会驱动不同位置的的发光二极管发光来显示出 0 到 9 的数字，因此要将二进制数据信号转换为可显示的数字的驱动信号需要特定的译码电路。15数码管分共阳和共阴型，共阳数码管是指将所有发光二极管的阳极接到一起形成公共阳极(COM)的数码管，在应用时应将公共极 COM 接到+5V，当某一字段发光二极管的阴极为电平时，相应字段就点亮。当某一字段的阴极为高电平时，相应字段就不亮。共阴数码管是指将所有发光二极管的阴极接到一起形成公共阴极 COM 的数码管，在应用时应将公共极 COM 接到地线 GND 上，当某一字段发光二极管的阳极为高电平时，相应字段就点亮。当某一字段的阳极为低电平时，相应字段就不亮，本次设计使用共阳数码管。数码管要正常显示，就要用驱动电路来驱动数码管的各个段码，从而显示出我们要的数字，因此根据数码管的驱动方式的不同，可以分为静态式和动态式两类。静态驱动也称直流驱动。静态驱动是指每个数码管的每一个段码都由一个 I/O 端口进行驱动，或者使用如 BCD 码二-十进制译码器译码进行驱动。静态驱动的优点是编程简单，显示亮度高，缺点是占用 I/O 端口多，如驱动 5 个数码管静态显示则需要 5×8=40 根 I/O端口来驱动，实际应用时必须增加译码驱动器进行驱动，增加了硬件电路的复杂性。数码管动态显示接口是应用最为广泛的一种显示方式之一，动态驱动是将所有数码管的 8 个显示笔划&a,b,c,d,e,f,g,d,p&的同名端连在一起，另外为每个数码管的公共极增加位选通控制电路，位选通由各自独立的 I/O 线控制，当系统输出显示码时，所有数码管都接收到相同的显示码，但究竟是那个数码管会显示出数字，取决于系统对位选端电路的控制，所以我们只要将需要显示的数码管的选通控制打开，该位就显示出字形，没有选通的数码管就不会亮。通过分时轮流控制各个数码管的的选通端，就使各个数码管轮流受控显示，这就是动态驱动。在轮流显示过程中，每位数码管的点亮时间为 1～2ms，由于人的视觉暂留现象及发光二极管的余辉效应，尽管实际上各位数码管并非同时点亮，但只要扫描的速度足够快，给人的印象就是一组稳定的显示数据，不会有闪烁感，动态显示的效果和静态显示是一样的，能够节省大量的 I/O 端口，而且功功耗更低。在本次设计中将采用八段共阳型数码管动态显示电路的来设计，动态显示需要段选信号和位选信号，位选信号通过格雷码计数器生成，为了最终实际驱动数码管，还需要将其转换成标准的位选信号 selout[5..0]，因为计时器精度要 0.1s，为了保持足够的扫描频率，设定输入时钟为 10000HZ。前级会送来各位的计时信号，并且是格雷码，要将它们译码转换为数码管发光的段选信号 digout[7..0]，当位选信号变化时，段选信号会随着位选信号变换成各位对应的信号，此间为了消除前级的送来信号的毛刺，加上了 D 触发器配合 CLK 的上升沿变化来消除输入信号的毛刺。译码器必然会产生很多毛刺，为了消除毛刺，在考量了各信号的相对延迟时间后，在输出端加上了 D 触发器与特定的延迟时钟 clk 的下降沿输入来消除毛刺，当延迟时钟跳变时，D 触发器输入端的毛刺已经过去，输出的则是稳定后的信号。最后将 selout[5..0]与
16包含各类专业文献、外语学习资料、各类资格考试、幼儿教育、小学教育、专业论文、中学教育、应用写作文书、生活休闲娱乐、34基于verilog HDL 的数字计时器的设计等内容。　
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