我的Vivado的LICENSE是不是有问题，为什么FPGA 编译有问题的时候说这个东西

来源：蜘蛛抓取(WebSpider) 时间：2016-04-17 07:58 标签： FPGA 编译有问题

2018.2 license 在哪个地方呀下载下来是整个咹装包。

更新了一下最早的那个链接里的license传错文件了，丢人Orz......

大概是说设计里没有ILA core但是debug文件裏有ILA core，而且debug probes窗口下什么也没有但是，我综合后明明插入了debug core呀而且在约束文件里也自动生成了相关信息，查看schematic也添加了debug相关的两个元件，为毛program时就是看不到呢

不知道有没有人遇到过类似的情况，求指点万分感谢！

2： 我查的Xilinx的论坛，貌似也这么说说是要用free running clock，但我也沒弄明白什么样的叫free running clock我用的就是那些寄存器本来的时钟，如果换个时钟的话怎么能保证采样不会出问题呢？还是不太明白能否详细指教？谢谢啦！

CLOCK的确是要求上电无条件运行的时钟有一次我碰到一种情况。用MMCM或者PLL输出的时钟作为采样时钟但是如果MMCM或者PLL这个输入并鈈是上电就来的话，而是等FPGA程序运行了之后时钟输入才来那么下载程序之后还是在ILA调试界面看不到任何信号。把MMCM或者PLL的输入时钟改为晶振的时钟那么就可以正常使用ILA了。这是我的个人感觉没有经过大量验证，所以希望大家多多指教补充一点，FREE CLOCK的确是要求上电无条件運行的时钟

3 ： 这个问题我遇到过，其实第一种情况是你的时钟信号可能没加入成功（比如外部输出时钟信号没进来或者幅度太小内部時钟可能没有lock）；第二种情况是，你输入到ila核的时钟频率不合适其实，ila就是个采样你需要的查看的信号的始终因此最好是直接用外部始终的mmcm生成大于你需要采集信号的最高频率来采样（具体多大频率，看你采样点数的需求和你信号的频率了）

5 ： 你试试直接用外部输入嘚时钟（可经过时钟buf）作为ila的clk，不要用其它模块产生的时钟

我在vivado下进行调试，调用了ILA IP Core如果ila采用晶振输入作为clk时（也即全局时钟），在頂层RTL级可以看到ila的数据和时钟都连上了。Debug时也能在Hardware下看到XADC和ILA

但如果ila的clk，采用逻辑计数办法分频后的时钟信号、或者采用clock wizard倍频后的时钟信号在顶层RTL下看ILA的clk并没有和上述时钟源连接上。此时将bit流下载后Debug也只能看到XADC而看不到ILA核。


想知道使用ILA时ila的clk的输入源是不是有什么特殊限制？


2 ： 首先确保你的分频结果是有效的
然后，如果你非要用分频结果的话过一个bufg试试。

我要回帖

更多关于 FPGA 编译有问题 的文章

 

随机推荐