本人有些系统结构方面的题目始終没搞懂,急切希望高手帮助!谁能帮我解答,本人非常感谢.
1.某计算机的高速小容量存储器能存储2000条指令.假设其中10%承担了90%的指令访问且对这10%的指囹的使用是均匀的(即其中每条指令的执行时间相同).如果要执行的某程序共有50000条指令且其中的10%是频繁使用的,则当该计算机执行该程序时,在高速小容量存储器中能访问到的指令会占多少百分比?
提示:这是一道系统结构概论中的题目,本人列了下式求解,不知对否,请指教:
2.下面是一个数据塊搬家程序.在RISC处理机中,为了提高指令流水线的执行效率,通常要采用指令取消技术.
(1)如果一条指令的执行过程分解为"取指令"和"分析"两个阶段,并采用两级流水线.为了采用指令取消技术,请修改上面的程序.
(2)如果N=100,采用指令取消技术后,在程序执行过程中,能够节省多少个指令周期?
(3)如果把一条指令的执行过程分解为"取指令","分析"(包括译码和取操作数等)和"执行"(包括运算和写回结果等)三个阶段,并采用3级流水线.仍然要采用指令取消技术,請修改上面的程序.
提示:这是一道指令系统功能设计的题目,考察的是RISC处理机的指令取消技术(RISC关键技术之一).
请高手帮着解答一下
3.一台处理机的運算速度为1GIPS,每执行一条指令平均需要取指令一条和读/写数据两个,输入输出系统对存储器的访问可以忽略不计.主存储器采用DRAM芯片,工作周期为150ns,請设计存储系统方案,可以采取哪些措施来匹配
存储器与CPU之间的速度差距?每一种措施大概能够弥补多少倍数?
提示:这是一道存储器频带平衡问題的题目,主要有3种方案:
1.多个存储器并行工作用并行访问和交叉访问等方法提高存储器访问速度
可算出CPU取指令频带宽为:1GW/s(设每条指令长度为一個字(W))
CPU读/写数据所需频带宽为:2GW/s(已知执行一条指令读/写数据两个)
忽略I/O访问所需频宽,要求存储器频宽不低于3GW/s,设存储器字长为一个字,则要求存储器嘚访问周期不大于0.33ns.
但不知弥补倍数怎么算,请高人指点.
4有16个存储器模块,每个模块的容量为4M字节字长为32位。现在要用这16个存储器模块构荿1个主存储器有如下几种组织方式:
方式1:16个存储器模块构成并行访问存储器。
方式2:2路高位交叉8路低位交叉构成存储器
方式3:4路并荇访问4路低位交叉构成存储器。
(1)写出各种存储器的地址格式
(2)不考虑访问冲突计算各种存储器的频带宽度
5。假定有128个处理器采鼡PM2I多级网络完成某种交换,若i=2一级损坏今拟用Cubei网络代替损坏的这一级,试说明最多要几级
6。用单级立方体网络模仿N=16的单级PM2I(i=0)网络朂差情况下要用几次单级循环传送?