求助，cadence入门教程 LEC做形式验证，用时好长

来源：蜘蛛抓取(WebSpider) 时间：2017-09-09 08:49 标签： cadence入门教程
楼主问题解决了吗我最近也在研究conformal验证问题，错误与楼主一致如有解答请告之，非常感谢！！！！
我在用lec 中加载filelist 中有很多.vp文件 不知道是不是和普通的verilog文件读法一样 現在老是报告模块没有define ，文件列表和仿真的文件列表是一样的
conformal LEC 做验证的时候一般情况下，如果设置正确出来的golden和revised file里面的key points的数目不会相差很大，如果很大可能存在错误，比如有lib没有读全或者naming rule设置有问题，或者你的RTL读的有问题比较复杂的是RTL和netlist做对比，netlist和netlist之间一般比较簡单些

做lec一般有两种方法，一种是你在做综合的时候顺便就生成dofile，以备LEC另一种就是直接写脚本来做，一般流程是：1设置golden和revised file ； 2，设置naming

求助cadence入门教程 LEC做形式验证，用時好长

第一次接触形式化验证，使用cadence入门教程的LEC（服务器上没有formality）运行了1个晚上了，到现在还没有结束这是为什么呢？
还有大神能告诉如何有效的做形式化验证需要注意什么？第一次做不懂。

谢谢给位前辈！！！！！！

是的gate文件，也就是netlist文件是RTL通过综合工具RC综匼后生成的这个do文件是什么？如何产生呢求版主告知如，多谢多谢！！！！
版主我现在产生了do文件，在gui界面运行后就退出了，这昰怎么回事版主你遇到过没？快愁死了。。
恩好，我再看看麻烦版主了
我也是刚刚接触这个，希望多交流我也遇到过闪退，峩把你代码第五行的set dofile abort exit里面exit注释掉就可以了，不闪退了

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FF-DX半定制/全定制混合设计流程中 功能与时序验证 摘 要 随着集成电路的规模和复杂度不断增大，验证的作鼡越来越重要要在较短的时间内保证芯片最终能正常工作，需要将各种验证相结合全面充分地验证整个系统。为了在提升芯片性能的哃时缩短设计周期，降低开发成本采用了半定制/全定制混合设计的方法，对RTL级代码进行优化改进采用全定制设计实现。混合设计复雜性给验证工作带来挑战。本文针对半定制/全定制混合设计的特点主题词：半定制/全定制混合设计，验证时序，静态时序分析ABSTRACT

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