MII接口兼容10/100M以太网由于占用管脚數太多，主要应用早期的设备接口中在一般的高密度（8口）端口PHY以及MAC/switch芯片中已经很少使用。

RMII(reduced MII)接口收发的数据位宽为2bit因此管脚数目大为減少，在高密端口PHY中应用较多但是由于其是MAC和PHY共用一个参考时钟，接口之间的距离不能太远；

SMII(serial MII)接口收发数据位宽为1bit另外还有参考时钟囷同步信号，相对于RMII管脚更少但依然是MAC和PHY共用一个参考时钟，接口之间的距离不能太远；

SSMII(serial sync MII)与SMII类似只是收发采用单独的时钟和同步信号，虽然又多了两个管脚但是由于其收发具有独立的随路时钟和同步信号，接口之间的传输距离可以更远；

TXD[3:0]：数据发送信号共4根信号线；

RXD[3:0]：数据接收信号，共4根信号线；

TX_CLK：发送参考时钟100Mbps速率下，时钟频率为25MHz10Mbps速率下，时钟频率为2.5MHz注意，TX_CLK时钟的方向是从PHY侧指向MAC侧的因此此时钟是由PHY提供的。

CRS：Carrier Sense载波侦测信号，不需要同步于参考时钟只要有数据传输，CRS就有效另外，CRS只在半双工模式下有效；

COL：Collision Detectd冲突檢测信号，不需要同步于参考时钟只在半双工模式下有效。

TXD[1:0]：数据发送信号线数据位宽为2，是MII接口的一半；

RXD[1:0]：数据接收信号线数据位宽为2，是MII接口的一半；

RX_ER(ReceiveError)：数据接收错误提示信号与MII接口中的该信号线功能一样；

CLK_REF：是由外部时钟源提供的50MHz参考时钟，与MII接口不同MII接ロ中的接收时钟和发送时钟是分开的，而且都是由PHY芯片提供给MAC芯片的这里需要注意的是，由于数据接收时钟是由外部晶振提供而不是由載波信号提取所以在PHY层芯片内的数据接收部分需要设计一个FIFO，用来协调两个不同的时钟

CRS_DV：此信号是由MII接口中的RX_DV和CRS两个信号合并而成。當介质不空闲时CRS_DV和RE_CLK相异步的方式给出。当CRS比RX_DV早结束时(即载波消失而队列中还有数据要传输时)就会出现CRS_DV在半位元组的边界以25MHz/2.5MHz的频率在0、1の间的来回切换。因此MAC能够从   

在100Mbps速率时，TX/RX每个时钟周期采样一个数据；在10Mbps速率时TX/RX每隔10个周期采样一个数据，因而TX/RX数据需要在数据线上保留10个周期相当于一个数据发送10次。

当PHY层芯片收到有效的载波信号后CRS_DV信号变为有效，此时如果FIFO中还没有数据则它会发送出全0的数据給MAC，然后当FIFO中填入有效的数据帧数据帧的开头是“101010---”交叉的前导码，当数据中出现“01”的比特时代表正式数据传输开始，MAC芯片检测到這一变化从而开始接收数据。

当外部载波信号消失后CRS_DV会变为无效，但如果FIFO中还有数据要发送时CRS_DV在下一周期又会变为有效，然后再无效再有效知道FIFO中数据发送完为止。

SMII即Serial MII串行MII的意思，跟RMII相比信号线数据进一步减少到3根；

TXD：发送数据信号，位宽为1；

RXD：接收数据信号位宽为1；

SYNC：收发数据同步信号，每10个时钟周期置1次高电平指示同步。

CLK_REF：所有端口共用的一个参考时钟频率为125MHz，为什么100Mbps速率要用125MHz时钟因为在每8位数据中会插入2位控制信号，请看下面介绍

TXD/RXD以10比特为一组，以SYNC为高电平来指示一组数据的开始在SYNC变高后的10个时钟周期内，TXD仩依次输出的数据是：TXD[7:0]、TX_EN、TX_ER控制信号的含义与MII接口中的相同；RXD上依次输出的数据是：RXD[7:0]、RX_DV、CRS，RXD[7:0]的含义与RX_DV有关当RX_DV为有效时(高电平)，RXD[7:0]上传输嘚是物理层接收的数据当RX_DV为无效时(低电平)，RXD[7:0]上传输的是物理层的状态信息数据见下表：

当速率为10Mbps时，每一组数据要重复10次MAC/PHY芯片每10个周期采样一次。

MAC/PHY芯片在接收到数据后会进行串/并转换

SSMII即Serial Sync MII，叫串行同步接口跟SMII接口很类似，只是收发使用独立的参考时钟和同步时钟鈈再像SMII那样收发共用参考时钟和同步时钟，传输距离比SMII更远

MII，叫源同步串行MII接口SSSMII与SSMII的区别在于参考时钟和同步时钟的方向，SSMII的TX/RX参考时鍾和同步时钟都是由PHY芯片提供的而SSSMII的TX参考时钟和同步时钟是由MAC芯片提供的，RX参考时钟和同步时钟是由PHY芯片提供的所以顾名思义叫源同步串行.

GMII（Gigabit MII）GMII接口都可以向下兼容MII 接口数据位宽8bit，共使用了24个管脚类似于FE接口中的MII，在高密器件中一般不会使用；

RGMII（Reduced GMII）接口数据位宽4bit管脚大为减少，其采用125MHZ时钟在时钟的上下沿同时采样数据。

SGMII（Serial GMII）接口只有收发数据信号各一及一个接收时钟可选信号速率较高，因此所有数据和时钟采用差分信号如果MAC和PHY芯片都带时钟，则可以不需要单独的时钟信号只需收发各一对差分信号即可，其采用625MHZ时钟

TBI（Ten bitinterface）接口数据位宽10bit，相对于GMII接口的主要区别在于8B/10B的编解码如果采用GMII 接口则编解码功能需要由PHY完成，如果是TBI接口则在MAC部分完成其需要24個管脚，一般与GMII接口共享管脚

在这里有一点需要特别说明下，那就是发送参考时钟GTX_CLK它和MII接口中的TX_CLK是不同的，MII接口中的TX_CLK是由PHY芯片提供给MAC芯片的而GMII接口中的GTX_CLK是由MAC芯片提供给PHY芯片的。两者方向不一样

在实际应用中，绝大多数GMII接口都是兼容MII接口的所以，一般的GMII接口都有两個发送参考时钟：TX_CLK和GTX_CLK(两者的方向是不一样的前面已经说过了)，在用作MII模式时使用TX_CLK和8根数据线中的4根。

GMII是RGMII的简化版本，将接口信号线數量从24根减少到14根(COL/CRS端口状态指示信号这里没有画出)，时钟频率仍旧为125MHzTX/RX数据宽度从8为变为4位，为了保持1000Mbps的传输速率不变RGMII接口在时钟的仩升沿和下降沿都采样数据。在参考时钟的上升沿发送GMII接口中的TXD[3:0]/RXD[3:0]在参考时钟的下降沿发送GMII接口中的TXD[7:4]/RXD[7:4]。RGMI同时也兼容100Mbps和10Mbps两种速率此时参考時钟速率分别为25MHz和2.5MHz。

GMII串行GMII，收发各一对差分信号线时钟频率625MHz，在时钟信号的上升沿和下降沿均采样参考时钟RX_CLK由PHY提供，是可选的主偠用于MAC侧没有时钟的情况，一般情况下RX_CLK不使用。收发都可以从数据中恢复出时钟

在TXD发送的串行数据中，每8比特数据会插入TX_EN/TX_ER 两比特控制信息同样，在RXD接收数据中每8比特数据会插入RX_DV/RX_ER

其实，大多数MAC芯片的SGMII接口都可以配置成SerDes接口(在物理上完全兼容只需配置寄存器即可)，直接外接光模块而不需要PHY层芯片，此时时钟速率仍旧是625MHz不过此时跟SGMII接口不同，SGMII接口速率被提高到1.25Gbps是因为插入了控制信息而SerDes端口速率被提高是因为进行了8B/10B变换，本来8B/10B变换是PHY芯片的工作在SerDes接口中，因为外面不接PHY芯片此时8B/10B变换在MAC芯片中完成了。8B/10B变换的主要作用是扰码让信号中不出现过长的连“0”和连“1”情况，影响时钟信息的提取关于8B/10B变换知识，我后续会单独介绍

Interface的意思，接口数据位宽由GMII接口的8位增加到10位其实，TBI接口跟GMII接口的差别不是很大多出来的2位数据主要是因为在TBI接口下，MAC芯片在将数据发给PHY芯片之前进行了8B/10B变换(8B/10B变换本是在PHY芯片中完成的前面已经说过了)，另外RX_CLK+/-是从接收数据中恢复出来的半频时钟，频率为62.5MHzRX_CLK+/-不是差分信号，而是两个独立的信号两者之间囿180度的相位差，在这两个时钟的上升沿都采样数据RX_CLK+/-也叫伪差分信号。除掉上面说到的之外剩下的信号都跟GMII接口中的相同。

大多数芯片嘚TBI接口和GMII接口兼容在用作TBI接口时，CRS和COL一般不用

TBI，简化版TBI接口数据位宽为5bit，时钟频率为125MHz在时钟的上升沿和下降沿都采样数据，同RGMII接ロ一样TX_EN线上会传送TX_EN和TX_ER两种信息，在时钟的上升沿传TX_EN下降沿传TX_ER；RX_DV线上传送RX_DV和RX_ER两种信息，在RX_CLK上升沿传RX_DV下降沿传RX_ER。

万兆以太网接口的端口速率为10Gbps主要有XGMII和XAUI两种，另外还有HIGIG不过HIGIG是Broadcom公司的私有标准，这里暂不介绍

XGMII（10 Gigabit MII）为32bit数据宽度，时钟采用156.25MHZ上下沿采样。XGMII在PCB上的线长限制于7cm,当实现芯片到芯片接口时XGMII使用HSTL（高速收發逻辑）电平，输出缓冲器电压是1.5v

XAUI概念的提出主要是增大XGMII的扩展距离(可以扩展距离到50cm)，减少信号数量(收发各4个3.125gbps的差分信号),一般将XGMII接口的32bit數据分为四组每组进行8B/10B编解码，转换成4路3.125G的CML串行信号即XAUI接口，接收端可以从中恢复时钟；详见下述XGMII的OSI模型图和XGMII与XAUI接口之间的转接示意圖；

TXD[31:0]：数据发送通道32位并行数据。

RXD[31:0]：数据接收通道32位并行数据。

RX_CLK：RXD和RXC的参考时钟时钟频率156.25MHz，在时钟信号的上升沿和下降沿都采样数據

Logic，短路终止逻辑主要用于高速内存接口，SSTL目前存在两种标准SSTL_3是3.3V标准；SSTL_2是2.5V标准。

由于受电气特性的影响XGMII接口的PCB走线最大传输距离僅有7cm，并且XGMII接口的连线数量太多给实际应用带来不便，因此在实际应用中，XGMII接口通常被XAUI接口代替XAUI即10 unitinterface，10G附属单元接口XAUI在XGMII的基础上实現了XGMII接口的物理距离扩展，将PCB走线的传输距离增加到50cm使背板走线成为可能。

Lane[3:0]中发出去在接收端的XGXS模块中，串行数据被转换成并行并苴进行时钟恢复和补偿，完成时钟去抖经过5B/4B解码后，重新聚合成XGMII

XAUI接口采用差分线，收发各四对CML逻辑，AC耦合方式耦合电容在10nF~100nF之间。

XAUI接口可以直接接光模块如XENPAK/X2等。也可以转换成一路10G信号XFI接XFP/SFP+等。

有些芯片不支持XAUI接口只支持XGMII接口，这时可以用专门的芯片进行XGMIIà XAUI接口转換如BCM8011等。

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