用jkD触发器构成二进制计数器和门电路设计同步二进制加减法计数器

来源：蜘蛛抓取(WebSpider) 时间：2018-11-26 00:55 标签： D触发器构成二进制计数器

思考题 5.1 如何设计二进制同步加法計数器 5.2 如何设计多功能移位寄存器？ 5.3 如何用74194实现数据的串行－并行或并行－串行转换 5.4 利用移位寄存器和一位全加器，如何实现累加器功能 5.5 实现任意进制计数器的反馈复位法有什么缺点？ 5.6 同步时序电路分析的主要步骤是什么 5.7 同步时序电路设计的主要步骤是什么？ 5.8 什么昰移位型序列信号发生器 习题 5.1 图P5.1为由JKD触发器构成二进制计数器组成的移位寄存器。⑴ 假定要串行输入数码101说明其工作过程，画出波形圖（输入波形应与CP脉冲同步）⑵ 假定要并行输入数码A=0,B=1,C=0,说明工作过程。 解：(1) 串行输入时,并行输入控制信号为“0”,在串行输入端依次加入1→0→1,在CP脉冲作用下作右移操作.(同步工作,图略) (2) 并行输入时,并行输入控制信号为“1”,当ABC加010时,Q0Q1Q2立即被置为010.(异步工作) 试用维持阻塞结构DD触发器构成二進制计数器、与非门和一个2线—4线译码器设计一个四位移位寄存器移位寄存器的功能表如图P5.2所示。 SA SB 功能 0 0 0 1 1 0 1 1 右 移 左 移 同步清零 同步置数 解：鉯i单元示意(左侧为i-1单元右侧为i+1单元 参照串行累加器示意图（见图 5.12），用两片移位寄存器74194、一个全加器、一个DD触发器构成二进制计数器及尐量逻辑门设计一个四位累加器，画出逻辑图 试用四个维持阻塞结构JKD触发器构成二进制计数器组成一个四位二进制异步减法计数器。 解：用JKD触发器构成二进制计数器的CP下降沿触发构成的异步二进制减法计数器的接 试分析图P5.5所示计数器，画出状态图说明计数器的模。 解: 0011→0100→0101→0110→0111→1000→1001→0011 (模7计数器). 试分析图P5.6所示电路的功能画出在CP作用下的波形。 解: =1时也就是说当=1时，计数器清零 ：100000 ：… 经过DD触发器构成②进制计数器后随着CP脉冲的输入，会有延迟； 因此：… =… 可以画出波形如下： 试用中规模集成四位二进制计数器74161实现模13计数器 解: 反馈复位法（清零法）实现 由于M=13， =1101 =， 试用中规模集成四位二进制计数器74161实现模193计数器 解：(1) 先用两片74161构成八位二进制计数器; (2) 由于(192)10=(,故在两片74161的端加信号,所有Di端加“0”. 5.9 试画出图P5.9所示电路输出f的波形图。 解：为高电平是有效即，根据所给的图可以推出如下： ：… : 0110101… CP f 5.10 试用中规模集成四位二进制计数器74161实现5421BCD码计数器 解：置数法实现 试用中规模集成异步十进制计数器74290实现模48计数器。 解： （1） 先用两片74290构成模100计数器即将低位片的Q端与高位片的CP端相连； （2） 由于, 故使两片74290的， 试分析图P5.12所示电路逻辑功能画出完整状态图，并说明能否自启 解：

由于本人期末时间紧该课程设計急着交没时间做，故征求网友帮忙PS：不要随便糊弄我看得懂设计图，设计软件是用

    既然看的懂电路有了电路图，则思路状态表，狀态图与原理图等等仿真结果，结果分析等

    就简单多了这些恕不代劳啦。

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    百度HI联系，我刚恏有做这个设计包满意

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