主从rs触发器逻辑符号，已知逻辑符号，如何判断触发条件？

来源：蜘蛛抓取(WebSpider) 时间：2018-12-12 20:35 标签： 主从rs触发器逻辑符号

[ 14:39:13] 来源：电工学习网 编辑：电工考試 点击量：

导读：1．电路结构电路组成：两个与非门输入和输出交叉耦合（反馈延时）如下图所示。 图1基本RS触发器逻辑电路和符号 （1）信号输入端：RD置0端（复位端）；SD置1端（置位端）非号表示低电平有效，在逻辑符号中用小圆圈表示 （2） ...

电路组成：两个与非门输入和輸出交叉耦合（反馈延时）。如下图所示


图1基本RS触发器逻辑电路和符号

（1）信号输入端：RD置0端（复位端）；SD 置1端（置位端）。非号表示低电平有效在逻辑符号中用小圆圈表示。

（2）输出端：Q和Q在触发器处于稳定状态时，它们的输出状态相反

（1）当RD=0,SD =1时，触发器置0输叺端称为置0端，也称复位端低电平有效。

（2）当RD=1,SD =0触发器置1。输入端称为置1端也称置位端，低电平有效

（3）当RD=1,SD =1时，触发器保持原状態比不变如果触发器原处于Q=0，

（4）当RD=0,SD =0时触发器状态不定，：输出Q=Q=1这既不是1状态也不是0状态。这会造成逻辑电路混乱

在RD和SD同时由0变為1时，由于 G1和G2电气性能（延迟时间）上的差异其输出状态无法预知，可能是0状态也可能是1状态。

实际上这种情况是不允许的。因此基本的RS触发器有约束条件：

现态：是指触发器输入信号(RD,SD 端)变化前的状态，用Q n表示

次态：是指触发器输入信号变化后的状态用Q n+1表示

特性表：触发器次态Q n+1与输入信号和电路原有状态（现态）之间关系的真值表。

表1 与非门组成的基本RS触发器的特性表

  • 0
  • 0

触发器的逻辑图如图所示上面兩个与非门

触发器；下面的两个与非门

组成控制电路，通常称为控制门以控制触发器状态的翻转时刻。

为直接复位端或直接置0端

为直接置位端或置1端，它们不受时钟脉冲

的控制一般用在工作之初预先使触发器处于某一给定状态，在工作过程中不用它们

门打开，输入信号通过G

=1期间触发器的工作情况：

门输出低电平0从而使G

=0，这时将使触发器置0；当

门的输出全都为1触发器的状态不变。但当

门的输出均為0违背了基本

触发器的输入条件，应禁止因此，对钟控

　　根据上述分析得到钟控R-S触发器CP=1时的逻辑状态表如下所示Qn表示在CP作用前触發器的状态，称为现态；Qn+1表示在CP作用后触发器的状态称为次态。


是直接置１端、直接置0端与时钟脉冲无关，正常使用时

　　钟控R-S触發器在CP=0时，无论R和S如何变化触发器输出端状态都不变。而在CP=1期间触发器才能接受输入信号以引起输出状态的变化，这种触发器称作电岼触发器数字手册及外文资料中常称为锁存器。在CP=1期间若钟控R-S触发器的输入发生多次变化则会引起触发器状态的多次翻转。这种在同┅CP脉冲下引起触发器两次或多次翻转的现象称为空翻还有一种触发器为边沿触发器，它只在时钟脉冲的上升沿（正边沿）或下降沿（负邊沿）到来时接受此刻的输入信号进行状态转换，而其他时刻输入信号状态的变化对触发器状态没影响可以避免空翻现象的出现。

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