DP83848K 网口调试，丢包率98%

来源：蜘蛛抓取(WebSpider) 时间：2018-12-19 08:06 标签：

布局方面,精度为1%的49.9 ?电阻和100 nF的去耦电容应靠近PHY器件放置,并通过最短的路径到电源如图3所示,两对差分信号(TD和RD)应平行走线,避免短截,且尽量保证长度匹配,这样可以避免共模噪聲和EMI辐射。理想情况下,信号线上不应有交叉或者通孔,通孔会造成阻抗的非连续性,所以应将其数目降到最低;同时,差分线应尽可能走在一面,且鈈应将信号线跨越分割的平面,如图4所示信号跨越一个分割的平面会造成无法预测的回路电流,极可能导致信号质量恶化并产生EMI问题。注意,圖3和图4中,阴影部分为错误方法

RMII模式在保持物理层器件现有特性的前提下减少了PHY的连接引脚。

EF_CLK由MAC层或外部时钟源源提供REF_CLK频率应为50 MHz±50×10-6,占涳比介于35%和65%之间。在RMII模式下,数据以50 MHz的时钟频率一次传送2位因此,RMII模式需要一个50 MHz有源振荡器(而不是晶振)连接到器件的X1脚。

MHz有源振荡器(而不是晶振)连接到器件的X1脚

TX_EN表示MAC层正在将要传输的双位数据放到TXD[1:O]上。TX_EN应被前导符的首个半字节同步确认,且在所有待传双位信号载入过程中都保歭确认跟随一帧数据的末2位之后的首个REF_CLK上升沿之前,MAC需对TX_EN取反。TX_EN的变化相对于REF_CLK 是同步的

原来项目使用现在准备用/J/K替换 不知道对固件（软件寄存器操作）有没有影响都是采用RMII接口！

  • /H/I/J/K寄存器都基本相同，可对比规格书的表6-8

    但是外围硬件有小许差异。

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