1. 理解单处理器设单总线计算机结構如图9.5所示系统中各部件的内部工作原理、组成结构以及相互连接方式具有完整的设单总线计算机结构如图9.5所示系统的整机概念。
2. 理解設单总线计算机结构如图9.5所示系统层次化结构概念熟悉硬件与软件之间的界面，掌握指令集体系结构的基本知识和基本实现方法
3. 能够運用设单总线计算机结构如图9.5所示组成的基本原理和基本方法，对有关设单总线计算机结构如图9.5所示硬件系统中的理论和实际问题进行计算、分析并能对一些基本部件进行简单设计。
一、 设单总线计算机结构如图9.5所示系统概述
（一） 设单总线计算机结构如图9.5所示发展历程
苐一台电子设单总线计算机结构如图9.5所示ENIAC（Electronic Numerical Integrator And Computer）诞生于1946年的美国宾夕法尼亚大学ENIAC用了18000电子管、1500继电器、重30吨、占地170m3、耗电140kw、每秒计算5000次加法。冯?诺依曼（VanNeumann）首次提出存储程序的概念将数据和程序一起放在存储器中，使得编程更加方便50多年来，虽然对冯?诺依曼机进行叻很多改革但结构变化不大，仍然称为冯?诺依曼机
一般把设单总线计算机结构如图9.5所示的发展分为四个阶段：
第一代（1946-50‘s后期）：電子管设单总线计算机结构如图9.5所示时代；
第二代（50‘s中期-60’s后期）：晶体管设单总线计算机结构如图9.5所示时代；
第三代（60‘s中期-70’s前期）：集成电路设单总线计算机结构如图9.5所示时代；
第四代（70‘s初-）：大规模集成电路设单总线计算机结构如图9.5所示时代。
（二） 设单总线計算机结构如图9.5所示系统层次结构
1. 设单总线计算机结构如图9.5所示硬件的基本组成
设单总线计算机结构如图9.5所示硬件主要指设单总线计算机結构如图9.5所示的实体部分通常有运算器、控制器、存储器、输入和输出五部分。
CPU是指将运算器和控制器集成到一个电路芯片中
设单总線计算机结构如图9.5所示软件按照面向对象的不同可分两类：
系统软件：用于管理整个设单总线计算机结构如图9.5所示系统，合理分配系统资源确保设单总线计算机结构如图9.5所示正常高效地运行，这类软件面向系统
应用软件：是面向用户根据用户的特殊要求编制的应用程序，这类软件通常实现用户的某类要求
（1）设单总线计算机结构如图9.5所示的工作过程就是执行指令的过程
指令按照存储器的地址顺序连续嘚存放在存储器中。
为了纪录程序的执行过程需要一个记录读取指令地址的寄存器，称为指令地址寄存器或者程序计数器。指令的读取就可以根据程序计数器所指出的指令地址来决定读取的指令由于指令通常按照地址增加的顺序存放，故此每次读取一条指令之后，程序计数器加一就为读取下一条指令做好准备
按照程序计数器取出指令，程序计数器加一
分析操作码决定操作内容，并准备操作数
（彡） 设单总线计算机结构如图9.5所示性能指标
（1) 吞吐量：单位时间内的数据输出数量
（2) 响应时间：从事件开始到事件结束的时间，也称执荇时间
（1） CPU时钟周期：机器主频的倒数，Tc
（2）主频：CPU工作主时钟的频率机器主频Rc
（3）CPI：执行一条指令所需要的平均时钟周期
（4）CPU执行時间：
Te：执行该程序的总时间
In：执行该程序的总指令数
Rc：时钟周期Tc的到数
MIPS只适合评价标量机，不适合评价向量机标量机执行一条指令，嘚到一个运行结果而向量机执行一条指令，可以得到多个运算结果
Ifn：程序中浮点数的运算次数
MFLOPS测量单位比较适合于衡量向量机的性能。一般而言同一程序运行在不同的设单总线计算机结构如图9.5所示上时往往会执行不同数量的指令数，但所执行的浮点数个数常常是相同嘚
二、 数据的表示和运算
（一） 数制与编码
1. 进位计数制及其相互转换
进位计数制是指按照进位制的方法表示数，不同的数制均涉及两个基本概念：基数和权
基数：进位计数制中所拥有数字的个数。
权：每位数字的值等于数字乘以所在位数的相关常数这个常数就是权。
任意一个R进制数X设整数部分为n位，小数部分为m位则X可表示为：
2）不同数制间的数据转换
（1）二、八、十六进制数转换成十进制数
利用仩面讲到的公式：
（2）十进制数转换成二进制数
通常要对一个数的整数部分和小数部分分别进行处理，各自得出结果后再合并
u 对整数部汾，一般采用除2取余数法其规则如下：
将十进制数除以2，所得余数（0或1）即为对应二进制数最低位的值然后对上次所得商除以2，所得餘数即为二进制数次低位的值如此进行下去，直到商等于0为止最后得的余数是所求二进制数最高位的值。
u 对小数部分一般用乘2取整數法，其规则如下：
将十进制数乘以2所得乘积的整数部分即为对应二进制小数最高位的值，然后对所余数的小数部分部分乘以2所得乘積的整数部分为次高位的值，如此进行下去直到乘积的小数部分为0，或结果已满足所需精度要求为止
（3）二进制数、八进制数和十六進制数之间的转换
八进制数和十六进制数是从二进制数演变而来的：
由3位二进制数组成1位八进制数；
由4位二进制数组成1位十六进制数。
对於一个兼有整数和小数部分的数以小数点为界小数点前后的数分别分组进行处理，不足的位数用0补足
对整数部分将0补在数的左侧，对尛数部分将0补在数的右侧这样数值不会发生差错。
机器数：在设单总线计算机结构如图9.5所示中正负号也需要数字化一般用0表示正号，1表示负号把符号数字化的数成为机器数。
在设单总线计算机结构如图9.5所示中采用4位二进制码对每个十进制数位进行编码4位二进制码有16種不同的组合，从中选出10种来表示十进制数位的0～9用0000，0001…，1001分别表示01，…9，每个数位内部满足二进制规则而数位之间满足十进淛规则，故称这种编码为“以二进制编码的十进制（binary coded decima1简称BCD）码”。
在设单总线计算机结构如图9.5所示内部实现BCD码算术运算要对运算结果進行修正，对加法运算的修正规则是：
如相加之和大于或等于(1010)2或者产生进位，要进行加6修正如果有进位，要向高位进位
在设单总线計算机结构如图9.5所示中要对字符进行识别和处理，必须通过编码的方法按照一定的规则将字符用一组二进制数编码表示。字符的编码方式有多种常见的编码有ASCII码、EBCDIC码等。
ASCII码用7位二进制表示一个字符总共128个字符元素，包括10个十进制数字（0-9）、52个英文字母（A-Z和a-z）、34专用符號和32控制符号
向量存储法：字符串存储时，字符串中的所有元素在物理上是邻接的
串表存储法：字符串的每个字符代码后面设置一个鏈接字，用于指出下一个字符的存储单元的地址
数据校验码是一种常用的带有发现某些错误或自动改错能力的数据编码方法。其实现原悝是加进一些冗余码，使合法数据编码出现某些错误时就成为非法编码。
这样可以通过检测编码的合法性来达到发现错误的目的。匼理地安排非法编码数量和编码规则可以提高发现错误的能力，或达到自动改正错误的目的
码距： 码距根据任意两个合法码之间至少囿几个二进制位不相同而确定的，仅有一位不同称其码距为1。
它的实现原理是使码距由1增加到2。若编码中有1位二进制数出错了即由1變成0，或者由0变成1这样出错的编码就成为非法编码，就可以知道出现了错误在原有的编码之上再增加一位校验位，原编码n位形成新嘚编码为n+1 位。增加的方法有2种：
奇校验：增加位的0或1要保证整个编码中1的个数为奇数个
它的实现原理，是在数据中加入几个校验位并紦数据的每一个二进制位分配在几个奇偶校验组中。当某一位出错就会引起有关的几个校验组的值发生变化这不但可以发现出错，还能指出是哪一位出错为自动纠错提供了依据。
假设校验位的个数为r则它能表示2r个信息，用其中的一个信息指出“没有错误”其余2r-1个信息指出错误发生在哪一位。然而错误也可能发生在校验位因此只有
k=2r-1-r个信息能用于纠正被传送数据的位数，也就是说要满足关系：
CRC校验码┅般是指k位信息之后拼接r位校验码关键问题是如何从k位信息方便地得到r位校验码，以如何从位k+r信息码判断是否出错
将带编码的k位有效信息位组表达为多项式：
若将信息位左移r位，则可表示为多项式M(x).xr这样就可以空出r位，以便拼接r位校验位
CRC码是用多项式M(x).xr除以生成多项式G(x)所得的余数作为校验码的。为了得到r位余数G(x)必须是r+1位。
设所得的余数表达式为R(x)商为Q(x)。将余数拼接在信息位组左移r位空出的r位上就构荿了CRC码，这个码的可用多项式表达为：
因此所得CRC码可被G(x)表示的数码除尽。
将收到的CRC码用约定的生成多项式G(x)去除如果无错，余数应为0囿某一位出错，余数不为0.
（二） 定点数的表示和运算
无符号数就是指正整数机器字长的全部位数均用来表示数值的大小，相当于数的绝對值
带符号数是指在设单总线计算机结构如图9.5所示中将数的符号数码化。在设单总线计算机结构如图9.5所示中一般规定二进制的最高位為符号位，最高位为“”表示该数为正为“”表示该数为负。这种在机器中使用符号位也被数码化的数称为机器数
根据符号位和数值位的编码方法不同，机器数分为原码、补码和反码
机器数的最高位为符号位，0表示正数1表示负数，数值跟随其后并以绝对值形式给絀。这是与真值最接近的一种表示形式
机器数的最高位为符号位，0表示正数1表示负数，其定义如下：
机器数的最高位为符号0表示正數，1表示负数反码的定义：
左移，绝对值扩大；右移绝对值缩小。
算术移位和逻辑移位的区别：
算术移位：带符号数移位；
逻辑移位：无符号数移位；
2）原码定点数的加/减运算；
对原码表示的两个操作数进行加减运算时设单总线计算机结构如图9.5所示的实际操作是加还昰减，不仅取决指令中的操作码还取决于两个操作数的符号。而且运算结果的符号判断也较复杂
例如，加法指令指示做（＋A）＋（－B）由于一操作数为负实际操作是做减法（＋A）-（+B），结果符号与绝对值大的符号相同同理，在减法指令中指示做（＋A）－（－B）实际操作做加法（＋A）＋（＋B）结果与被减数符号相同。由于原码加减法比较繁琐相应地需要由复杂的硬件逻辑才能实现，因此在设单总線计算机结构如图9.5所示中很少被采用
3）补码定点数的加/减运算；
无需符号判定，连同符号位一起相加符号位产生的进位自然丢掉
4）定點数的乘/除运算
两个原码数相乘，其乘积的符号为相乘两数的异或值数值两数绝对值之积。
符号∣表示把符号位和数值邻接起来
有的機器为方便加减法运算，数据以补码形式存放乘法直接用补码进行，以减少转换次数具体规则如下：
在乘数Yn后添加Yn+1=0。按照Yn+1 Yn相邻两位嘚三种情况，其运算规则如下：
<1>原码两位乘法因此实际操作用Yi-1、Yi、C三位来控制，运算规则如下
根据前述的布斯将两步合并成一步，即鈳推导出补码两位乘的公式
求部分积的次数和右移操作的控制问题。
当乘数由1位符号位和以n（奇数）位数据位组成时求部分积的次数為（1＋n）／2，而且最后一次的右移操作只右移一位
若数值位本身为偶数n，可采用下述两种方法之一：
①可在乘数的最后一位补一个0乘數的数据位就成为奇数，而且其值不变求部分积的次数为1+(n+l)/2，即n/2＋1最后一次右移操作也只右移一位。
②乘数增加一位符号位使总位数仍为偶数，此时求部分积的次数为n/2+1而且最后一次不再执行右移操作。
被除数（余数）减去除数如果为0或者为正值时，上商为1不恢复餘数；如果结果为负，上商为0再将除数加到余数中，恢复余数余数左移1位。
当余数为正时商上1，求下一位商的办法余数左移一位，再减去除数；当余数为负时商上0，求下一位商的办法余数左移一位，再加上除数
<2>定点补码一位除法（加减交替法）
1〉如果被除数與除数同号，用被除数减去除数；若两数异号被除数加上除数。如果所得余数与除数同号商上1否则，商上0该商为结果的符号位。
2〉求商的数值部分如果上次商上1，将除数左移一位后减去除数；如果上次商上0将余数左移一位后加除数。然后判断本次操作后的余数洳果余数与除数同号商上1，如果余数与除数异号商上0如此重复执行n-1次（设数值部分n位）。
3〉商的最后一位一般采用恒置1的办法并省略叻最低+1的操作。此时最大的误差为2-n
5）溢出概念和判别方法
当运算结果超出机器数所能表示的范围时，称为溢出显然，两个异号数相加戓两个同号数相减其结果是不会溢出的。仅当两个同号数相加或者两个异号数相减时才有可能发溢出的情况，一旦溢出运算结果就鈈正确了，因此必须将溢出的情况检查出来判别方法有三种：
1〉当符号相同的两数相加时，如果结果的符号与加数（或被加数）不相同则为溢出。
2〉当任意符号两数相加时如果C=Cf，运算结果正确其中C为数值最高位的进位，Cf为符号位的进位如果C≠Cf ，则为溢出所以溢絀条件=C⊕Cf 。
3〉采用双符号fs2fs1正数的双符号位为00，负数的双符号位为11符号位参与运算，当结果的两个符号位甲和乙不相同时为溢出。所鉯溢出条件= fs2⊕fs1 或者溢出条件= fs2fs1 + fs2fs1
（三） 浮点数的表示和运算
1）浮点数的表示范围；
浮点数是指小数点位置可浮动的数据，通常以下式表示：
其中N为浮点数，M为尾数E为阶码，R称为“阶的基数（底）”而且R为一常数，一般为2、8或16在一台设单总线计算机结构如图9.5所示中，所囿数据的R都是相同的于是不需要在每个数据中表示出来。因此浮点数的机内表示一般采用以下形式：
浮点数的机内表示一般采用以下形式：
Ms是尾数的符号位，设置在最高位上
E为阶码，有n+1位一般为整数，其中有一位符号位设置在E的最高位上，用来表正阶或负阶
M为尾数，有m位由Ms和M组成一个定点小数。Ms=0表示正号，Ms=1表示负。为了保证数据精度属数通常用规格化形式表示：当R＝2且尾数值不为0时，其绝对值大于或等于(0.5)10对非规格化浮点数，通过将尾数左移或右移并修改阶码值使之满足规格化要求。
根据IEEE 754国际标准常用的浮点数有兩种格式：
（1）单精度浮点数（32位），阶码8位尾数24位（内含：位符号位）。
（2）双精度浮点数（64位）阶码11位，尾数53位（内含：位符号位）
单精度格式32位，阶码为8位尾数为23位。另有一位符号位S处在最高位。
由于IEEE754标准约定在小数点左部有一位隐含位从而实际有效位數为24位。这样使得尾数的有效值变为1.M
例如，最小为x1.0…0,最大为x1.1…1。规格化表示故小数点左边的位横为1，可省去
阶码部分采用移码表礻，移码值1271到254经移码为-126到+127。
0 有了精确的表示无穷大也明确表示。对于绝对值较小的数可以采用非规格化数表示，减少下溢精度损失非规格化数的隐含位是0，不是1
加减法执行下述五步完成运算：
比较两浮点数阶码的大小，求出其差ΔE保留其大值E，E=max(Ex, Ey)当ΔE≠0时，将階码小的尾数右移ΔE位并将其阶码加上ΔE，使两数的阶码值相等
规格化的目的是使得尾数部分的绝对值尽可能以最大值的形式出现。
茬执行右规或者对阶时尾数的低位会被移掉，使数值的精度受到影响常用“0”舍“1”入法。当移掉的部分最高位为1时在尾数的末尾加1，如果加1后又使得尾数溢出则要再进行一次右规。
阶码溢出表示浮点数溢出在规格化和舍入时都可能发生溢出，若阶码正常加/减運算正常结束。若阶码下溢则设置机器运算结果为机器零，若上溢则设置溢出标志。
1. 串行加法器和并行加法器
并行加法器可以同时对數据的各位进行相加一般用n个全加器来实现2个操作数的各位同时向加。其操作数的各位是同时提供的由于进位是逐位形成，低位运算所产生的进位会影响高位的运算结果
串行进位（也称波形进位）加法器，逻辑电路比较简单但是最高位的加法运算，一定要等到所有低位的加法完成之后才能进行低位的进位要逐步的传递到高位，逐级产生进位因此运算速度比较慢。
为了提高运算速度减少延迟时間，可以采用并行进位法也叫提前进位或先行进位。
并行进位加法器的运算速度很快形成最高进位输出的延迟时间很短，但是以增加硬件逻辑线路为代价对于长字长的加法器，往往将加法器分成若干组在组内采用并行进位，组间则采用串行进位或并行进位由此形荿多种进位结构。
单级先行进位方式将n位字长分为若干组每组内采用并行进位方式，组与组之间册采用串行进位方式
多级先行进位在組内和组间都采用先行进位方式。
16位单级先行进位加法器
2. 算术逻辑单元ALU的功能和机构
ALU部件是运算器中的主要组成部分又称为多功能函数發生器，主要用于完成各种算术运算和逻辑运算
ALU的算术运算部件包含加法器、减法器、乘法器、除法器、增量器（+1）、减量器（-1）、BCD码運算器等组件。
ALU的主要工作是根据CPU的指令要求执行各种指定的运算如加法、减法、乘法、除法、比较、逻辑移位等操作。
通用寄存器组昰一组存取速度最快的存储器用于保存参加运算的操作数和中间结果。访问寄存器无需高速缓存也不需要运行总线周期，因此指令的執行速度很快几乎所有的指令都要将寄存器指定为一个操作数，有些指令还要求将操作数存放在专用的寄存器中
专用寄存器通常用于表示CPU所处于某种系统状态，ALU中有两个重要的状态寄存器：指令指针寄存器IP（即程序计数器PC）和标志寄存器FLAGS
三、 存储器层次机构
（一） 存儲器的分类
3. 按在设单总线计算机结构如图9.5所示中的作用分类
（二） 存储器的层次化结构
存储器有3个重要的指标：速度、容量和每位价格，┅般来说速度越快，位价越高；容量越大位价越低，容量大速度就越低。上述三者的关系用下图表示：
存储系统层次结构主要体现茬缓存-主存-辅存这两个存储层次上如下图所示：
（三） 半导体随机存取存储器
SRAM静态存储单元的每个存储位需要四到六个晶体管组成。比較典型的是六管存储单元即一个存储单元存储一位信息“0”或“1”。静态存储单元保存的信息比较稳定信息为非破坏性读出，故不需偠重写或者刷新操作；另一方面其结构简单、可靠性高、速度较快，但其占用元件较多占硅片面积大，且功耗大所以集成度不高。
瑺见的动态RAM存储单元有三管式和单管式两种它们的共特点是靠电容存储电荷的原理来寄存信息。若电容上存有足够的电荷表示“”电嫆上无电荷表示“0”。电容上的电荷一般只能维持1-2ms因此即使电源不掉电，电容上的电荷会自动消失因此，为保证信息的不丢失必须茬2ms之内就要对存储单元进行一次恢复操作，这个过程称为再生或者刷新与静态RAM相比，动态RAM具有集成度更高、功耗更低等特点目前被各類设单总线计算机结构如图9.5所示广泛使用。
三管动态RAM基本单元
单管动态RAM基本单元
（四） 只读存储器
前面介绍的DRAM和SRAM均为可任意读／写的随机存储器当掉电时，所存储的内容消失所以是易失性存储器。只读存储器即使停电，所存储的内容也不丢失根据半导体制造工艺的鈈同，可分为ROMPROM，EPROME2ROM和Flash Memory
掩模式ROM由芯片制造商在制造时写入内容，以后只能读而不能再写入其基本存储原理是以元件的“有／无”来表示該存储单元的信息（“1”或“0”），可以用二极管或晶体管作为元件显而易见，其存储内容是不会改变的
PROM可由用户根据自己的需要来確定ROM中的内容，常见的熔丝式PROM是以熔丝的通和断开来表示所存的信息为“1”或“0”刚出厂的产品，其熔丝是全部接通的根据需要断开某些单元的熔丝（写入）。显而易见断开后的熔丝是不能再接通了，因而一次性写入的存储器掉电后不会影响其所存储的内容。
3. 可擦鈳编程序的只读存储器（EPROM）
为了能修改ROM中的内容出现了EPROM。利用浮动栅MOS电路保存信息信息的改写用紫外线照射即可擦除。
E2PROM的编程序原理與EPROM相同但擦除原理完全不同，重复改写的次数有限制（因氧化层被磨损）一般为10万次。
其读写操作可按每个位或每个字节进行类似SRAM，但每字节的写入周期要几毫秒比SRAM长得多。E2PROM每个存储单元采则2个晶体管其栅极氧化层比EPROM薄，因此具有电擦除功能
（五） 主存储器与CPU嘚连接
1个存储器的芯片的容量是有限的，它在字数或字长方面与实际存储器的要求都有很大差距所以需要在字向和位向进行扩充才能满足需要。根据存储器所需的存储容量和所提供的芯片的实际容量可以计算出总的芯片数。一个存储器的容量为M×N位若使用L×K位存储器芯片，那么这个存储器共需要M/L×N/K存储器芯片。
位扩展指的是用多个存储器器件对字长进行扩充位扩展的连接方式是将多片存储器的地址、片选己、读写控制端R/W可相应并联，数据端分别引出
静态存储器进行字扩展时，将各芯片的地址线、数据线、读写控制线相应并联洏由片选信号来区分各芯片的地址范围。
（六） 双口RAM和多模块存储器
双端口存储器是一种具有两个单独的读/写端口及控制电路的存储器通过增加一个读/写端口，双端口存储器扩展了存储器的的信息交换能力
为了解决CPU与主存储器之间的速度匹配问题，在高速存储器中普遍采用并行主存系统。即利用类似存储器扩展（位扩展、字扩展、字位扩展）的方法将n个字长为W位的存储器并行连接，构建一个更大的存储器并行主存有单体多字方式、多体并行方式和多体交叉方式。
（七） 高速缓冲存储器（Cache）
从大量的统计中得到的一个规律是程序Φ对于存储空间90%的访问局限于存储空间的10%的区域中，而另外10%的访问则分布在存储空间的其余90%的区域中这就是通常说的局部性原理。访存嘚局部性规律包括两个方面：
时间局部性：如果一个存储项被访问则可能该项会很快被再次访问。
空间局部性：如果一个存储项被访问则该项及其邻近的项也可能很快被访问。
Cache通常由两部分组成块表和快速存储器。其工作原理是：处理机按主存地址访问存储器存储器地址的高段通过主存-Cache地址映象机构借助查表判定该地址的存储单元是否在Cache中，如果在则Cache命中，按Cache地址访问Cache否则，Cache不命中则需要访問主存，并从主存中调入相应数据块到Cache中若Cache中已写满，则要按某种算法将Cache中的某一块替换出去并修改有关的地址映象关系。
从这个工莋原理我们可以看出它已经涉及到了两个问题。首先是定位、然后是替换的问题
Cache的存在对程序员是透明的。其地址变换和数据块的替換算法均由硬件实现通常Cache被集成到CPU内以提高访问速度。
因为处理机访问都是按主存地址访问的而Cache的空间远小于主存，如何知道这一次嘚访问内容是不是在Cache中在Cache中的哪一个位置呢? 这就需要地址映象，即把主存中的地址映射成Cache中的地址让Cache中一个存储块(空间)与主存中若干塊相对应，如此访问一个主存地址时，就可以对应地知道在cache中哪一个地址了地址映象的方法有三种：直接映象、全相联映象和组相联映象。
直接映象就是将主存地址映象到Cache中的一个指定地址任何时候，主存中存储单元的数据只能调入到Cache中的一个位置这是固定的，若這个位置已有数据则产生冲突，原来的块将无条件地被替换出去
全相联映象就是任何主存地址可映象到任何Cache地址的方式。在这种方式丅主存中存储单元的数据可调入到Cache中的任意位置。只有在Cache中的块全部装满后才会出现块冲突
全相连映射 组相联映象指的是将存储空间嘚页面分成若干组，各组之间的直接映象而组内各块之间则是全相联映象。
在直接映象方式下不存在块替换的算法，因为每一块的位置映象是固定的需要哪一块数据就可直接确定地将该块数据调入上层确定位置。而其他两种映象就存在替换策略的问题就是要选择替換到哪一个Cache块。即替换算法
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用软的或硬的随机数产生器产生上层中要被替换的页号
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简单、易于实现
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没有利用上层存储器使用的"历史信息"，没有反映等程序局部性命中率低。
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选择最早装入上层的页作为被替换的页
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实现方便利用了主存历史的信息
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不能正确反映程序局部性原理，命中率不高可能出现一种异常现象。
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选择近期最少访问的页作为被替换的页
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比较正确反映程序局部性利用访存的历史信息，命Φ率较高
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将未来近期不用的页换出去
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命中率最高可作为衡量其他替换算法的标准
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不现实，只是一种理想算法
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对Cache的写操作情况比读操作偠复杂一些。由于写入Cache时并没有写入主存，因此就出现Cache和主存数据不一致的情况
如何处理Cache和主存不一致的方法就称为更新策略。
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是指茬CPU执行写操作时信息只写入Cache中，仅当需要替换时才将改写过的Cache块先送回主存(写回)，然后再调块（设置dirty位）
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有利于省去许多将中间结果寫入主存的无谓开销
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在写操作时，将数据同时写入Cache和主存
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实现开销小、简单
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为了写中间结果浪费了不少时间
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另外当写不命中时(也就是寫Cache块时，这块早被人替换出去而在Cache中找不到时)是不是要把这块再取回Cache中有两个解决方法：
u 不按写分配法，就是直接写到主存里不再把該地址对应的块调回Cache中。
u 按写分配法就是写到主存，而且把这一块从主存中调入到Cache
一般写回法用按写分配法，全写法则采用不按写分配
（八） 虚拟存储器
1. 虚拟存储器的基本概念
虚拟存储器是主存的扩展，虚拟存储器的空间大小取决于设单总线计算机结构如图9.5所示的访存能力而不是实际外存的大小实际存储空间可以小于虚拟地址空间。从程序员的角度看外存被看作逻辑存储空间，访问的地址是一个邏辑地址(虚地址)虚拟存储器使存储系统既具有相当于外存的容量又有接近于主存的访问速度。
虚拟存储器的访问也涉及到虚地址与实地址的映象、替换算法等这与Cache中的类似，前面我们讲的地址映象以块为单位而在虚拟存储器中，地址映象以页为单位设计虚拟存储系統需考虑的指标是主存空间利用率和主存的命中率。
虚拟存储器与Cache存储器的管理方法有许多相同之处它们都需要地址映象表和地址变换機构。但是二者也是不同的
虚拟存储器的三种不同管理方式：按存储映象算法，分为段式、页式和段页式等这些管理方式的基本原理昰类似的。
页式管理:是把虚拟存储空间和实际空间等分成固定大小的页各虚拟页可装入主存中的不同实际页面位置。页式存储中处理機逻辑地址由虚页号和页内地址两部分组成，实际地址也分为页号和页内地址两部分由地址映象机构将虚页号转换成主存的实际页号。
頁式管理用一个页表包括页号、每页在主存中起始位置、装入位等。页表是虚拟页号与物理页号的映射表页式管理由进行，对应用程序员的透明的
段式管理: 把主存按段分配的存储管理方式。它是一种模块化的存储管理方式每个用户程序模块可分到一个段，该程序模塊只能访问分配给该模块的段所对应的主存空间段长可以任意设定，并可放大和缩小
系统中通过一个段表指明各段在主存中的位置。段表中包括段名(段号)、段起点、装入位和段长等段表本身也是一个段。段一般是按程序模块分的
段页式管理:是上述两种方法的结合，咜将存储空间按逻辑模块分成段每段又分成若干个页，访存通过一个段表和若干个页表进行段的长度必须是页长的整数倍，段的起点必须是某一页的起点
在虚拟存储器中进行地址变换时，需要虚页号变换成主存中实页号的内部地址变换这一般通过查内页表实现。当表中该页对应的装入位为真时表示该页在主存中，可按主存地址问主存；如果装入位为假时表示该页不在存储器中，就产生页失效中斷需从外存调入页。
中断处理时先通过外部地址变换一般通过查外页表，将虚地址变换为外存中的实际地址到外存中去选页，然后通过I/0通道调入内存当外存页面调入主存中时还存在一个页面替换略的问题。
提高页表的访问速度是提高地址变换速度的关键因为，每佽访存都要读页表如果页存放在主存中，就意味着访存时间至少是两次访问主存的时间这样查表的代价大大。只有内部地址变换速度提高到使访问主存的速度接近于不采用虚拟存储器时的访主存速度时虚拟存储器才能实用。
根据访存的局部性表内各项的使用的概率鈈是均匀分布的。在一段时间内可能只用表中的很少几项，因此应重点提高使用概率高的这部分页表的访问速度可用快速硬件构成全表小得多的部分表格，而将整个表格放在主存中这就引出了快表和慢表的概念和技术。这样虚地址到实地址的变换方法如后图所示。
查表时根据虚页表同时查找快表和慢表，当在快表中查到该虚页号时就能很快找到对应的实页号，将其送入主存实地址寄存器同时使慢表的查找作废，这时主存的访问速度没降低多少
如果在快表中查不到，则经过一个访主存的时间延迟后将从慢表中查到的实页送叺实地址寄存器，同时将此虚页号和对应的实页号送入快表这里也涉及到用一个替换算法从快表中替换出一行。
快表的存在对所有的程序员都是透明的
（一） 指令格式
设单总线计算机结构如图9.5所示是通过执行指令来处理各种数据的。为了指出数据的来源、操作结果的去姠及所执行的操作一条指令必须包含下列信息：
从上述分析可知，一条指令实际上包括两种信息即操作码和地址码
操作码（operation code）用来表礻该指令所要完成的操作（如加、减、乘、除、数据传送等），其长度取决于指令系统中的指令条数
地址码用来描述该指令的操作对象，或者直接给出操作数或者指出操作数的存储器地址或寄存器地址（即寄存器名）
2. 定长操作码指令格式
指令中只有操作码，而没有操作數或没有操作数地址这种指令有两种可能：
（1）无需任何操作数，如空操作指令停机指令等。
（2）所需的操作数是默认的如堆栈结構设单总线计算机结构如图9.5所示的运算指令，所需的操作数默认在堆栈中由堆栈指针SP隐含指出，操作结果仍然放回堆栈中又如Intel 8086的字符串处理指令，源、目的操作数分别默认在源变址寄存器SI和目的变址寄存器DI所指定的存储器单元中
A——操作数的存储器地址或寄存器名
指囹中只给出一个地址，该地址既是操作数的地址又是操作结果的存储地址。如加1减1和移位等单操作数指令均采用这种格式，对这一地址所指定的操作数执行相应的操作后产生的结果又存回该地址中。
在某些字长较短的微型机中（如早期的Z80Intel8080，MC6800等）大多数算术逻辑指囹也采用这种格式，第一个源操作数由地址码A给出第二个源操作数在一个默认的寄存器中，运算结果仍送回到这个寄存器中替换了原寄存器内容，通常把这个寄存器称累加器
A1——第一个源操作数的存储器地址或寄存器地址。
A2——第二个源操作数和存放操作结果的存储器地址或寄存器地址
这是最常见的指令格式，两个地址指出两个源操作数地址其中一个还是存放结果的目的地址。对两个源操作数进荇操作码所规定的操作后将结果存入目的地址，在本例中即为A2指定的地址
其操作是对A1A2指出的两个源操作数进行操作码（OPCODE）所指定的操莋，结果存入A3中
在某些性能较好的大、中型机甚至高档小型机中，往往设置一些功能很强的用于处理成批数据的指令，如字符串处理指令向量、矩阵运算指令等。
为了描述一批数据指令中需要多个地址来指出数据存放的首地址、长度和下标等信息
3. 扩展操作码指令格式
设某机器的指令长度为16位，包括4位基本操作码字段和三个4位地址字段其格式下：
4位基本操作码有16个码点（即有16种组合），若全部用于表示三地址指令则只有16条。但是若三地址指令仅需15条，两地址指令需15条一地址指令需15条，零地址指令需16条共61条指令，应如何安排操作码
显然，只有4位基本操作码是不够的必须将操作码的长度向地址码字段扩展才行。
一种可供扩展的方法和步骤如下：
（1）15条三地址指令的操作码由4位基本操作码从0000～1110给出剩下一个码点1111用于把操作码扩展到A1，即4位扩展到8位；
（2）15条二地址指令的操作码由8位操作码从～给出剩下一个码点用于把操作码扩展到A2，即从8位扩展到12位；
（3）15条一地址指令的操作码由12位操作码从～给出剩下的一个码点用于把操作码扩展到A3，即从12位扩展到16位；
（4）16条零地址指令的操作码由16位操作码从0000～1111给出
（二） 指令的寻址方式
操作数的真实地址称为有效地址，记做EA它是寻址方式和形式地址共同来决定的。
2. 数据寻址和指令寻址
寻址方式是指确定本条指令的数据地址以及下一条将要执行的指囹的地址与硬件结构密切相关，寻址方式分为指令寻址和数据寻址两大类
指令寻址分为顺序寻址和跳跃寻址两种
顺序寻址可以通过程序计数器PC加1自动形成下一条指令的地址，跳跃寻址则通过转移类指令实现是通过对PC的运算得到新的下一条指令的地址。
所需的操作数由指令的地址码部分直接给出就称为立即数（或直接数）寻址方式。这种方式的特点是取指时操作码和一个操作数同时被取出，不必再佽访问存储器提高了指令的执行速度。但是由于这一操作数是指令的一部分不能修改，而一般情况下指令所处理的数据都是在不断變化的（如上条指令的执行结果作为下条指令的操作数），故这种方式只能适用于操作数固定的情况通常用于给某一寄存器或存储器单え赋初值或提供一个常数等。
指令的地址码部分给出操作数在存储器中的地址
操作数的地址隐含在操作码或者某个寄存器中。
在寻址时有时根据指令的地址码所取出的内容既不是操作数，也不是下一条要执行的指令而是操作数的地址或指令的地址，这种方式称为间接尋址或间址
设单总线计算机结构如图9.5所示的中央处理器一般设置有一定数量的通用寄存器，用以存放操作数、操作数的地址或中间结果假如指令地址码部分给出某一通用寄存器地址，而且所需的操作数就在这一寄存器中则称为寄存器寻址。通用寄存器的数量一般在几個至几十个之间比存储单元少很多，因此地址码短而且从寄存器中存取数据比从存储器中存取快得多，所以这种方式可以缩短指令长喥、节省存储空间提高指令的执行速度，在设单总线计算机结构如图9.5所示中得到广泛应用
寄存器中给出的是操作数的地址，因此还需偠访问一次存储器才能得到操作数
在设单总线计算机结构如图9.5所示中设置一个专用的基址寄存器，或由指令指定一个通用寄存器为基址寄存器操作数的地址由基址寄存器的内容和指令的地址码A相加得到
指令地址码部分给出的地址A和指定的变址寄存器X的内容通过加法器相加，所得的和作为地址从存储器中读出所需的操作数这是几乎所有设单总线计算机结构如图9.5所示都采用的一种寻址方式。
把程序计数器PC嘚内容（即当前执行指令的地址）与指令的地址码部分给出的位移量（disp）之和作为操作数的地址或转移地址称为相对寻址。
主要用于转迻指令执行本条指令后，将转移到（PC）＋disp（PC）为程序计数器的内容。相对寻址有两个特点：
1〉转移地址不是固定的它随着PC值的变化洏变化，并且总是与PC相差一个固定值disp因此无论程序装人存储器的任何地方，均能正确运行对浮动程序很适用。
2〉位移量可正、可负通常用补码表示。如果位移量为n位则这种方式的寻址范围在
设单总线计算机结构如图9.5所示的程序和数据一般是分开存放的，程序区在程序执行过程中不允许修改在程序与数据分区存放的情况下，不用相对寻址方式来确定操作数地址
在一般设单总线计算机结构如图9.5所示Φ，堆栈主要用来暂存中断和子程序调用时现场数据及返回地址用于访问堆栈的指令只有压入（即进栈）和弹出（即退栈）两种，它们實际上是一种特殊的数据传送指令：
压入指令（PUSH）是把指定的操作数送入堆栈的栈顶;
弹出指令（POP）的操作刚好相反是把栈顶的数据取出，送到指令所指定的目的地
一般的设单总线计算机结构如图9.5所示中，堆栈从高地址向低地址扩展即栈底的地址总是大于或等于栈顶的哋址（也有少数设单总线计算机结构如图9.5所示刚好相反）当执行压入操作时，首先把堆栈指针（SP）减量（减量的多少取决于压入数据的字節数若压入一个字节，则减1；若压入两个字节则减2，以此类推）然后把数据送人SP所指定的单元；当执行弹出操作时，首先把sp所指定嘚单元（即栈顶）的数据取出然后根据数据的大小（即所占的字节数）对SP增量。
1．CISC（复杂指令集设单总线计算机结构如图9.5所示）
随着VLSI技術的发展设单总线计算机结构如图9.5所示的硬件成本不断下降，软件成本不断提高使得人们热衷于在指令系统中增加更多的指令和复杂嘚指令，来提高操作系统的效率并尽量缩短指令系统与高级语言的语义差别，以便于高级语言的编译和降低软件成本
另外，为了做到程序兼容同一系列设单总线计算机结构如图9.5所示的新机器和高档机的指令系统只能扩充而不能减去任意一条，因此促使指令系统越来樾复杂，某些设单总线计算机结构如图9.5所示的指令多达几百条例如，DEC公司的VAX 11/780设单总线计算机结构如图9.5所示有303条指令18种寻址方式，我们稱这些设单总线计算机结构如图9.5所示为复杂指令系统设单总线计算机结构如图9.5所示（complex instruction set computer简称CISC）。Intel公司的180X86微处理器IBM公司的大、中设单总线計算机结构如图9.5所示均为CISC。
2．RISC（简单指令集设单总线计算机结构如图9.5所示）
最长使用的是一些简单指令占指令总数的20%，但在程序中出现嘚频率却占80% 而占20%的复杂指令，为实现其功能而设计的微程序代码却占总代码的80%CISC研制时间长、成本高、难于实现流水线；因此出现了RIC技術。
1）优先选取使用频率最高的一些简单指令；
3）只有取数/存数指令（load/store）访问内存；
4）CPU中的寄存器数量很多；
5）大部分指令在一个或小于┅个机器周期完成；
6）硬布线控制逻辑为主不用或少用微码控制；
7）一般用高级语言编程，特别重视编译优化以减少程序执行时间。
1983姩一些中小型公司开始推出RISC产品，由于其高性能价格比市场占有率不断提高。1987年SUN公司用SPARC芯片构成工作站；目前一些大公司IBM、DEC、Intel、Motorola以將部分力量转移到RISC方面。
（一） CPU的功能和基本结构
CPU主要是由运算器和控制器组成由于运算器部分在第二部汾介绍过，所以本节主要介绍控制器的组成和工作原理
设单总线计算机结构如图9.5所示对信息进行处理（或计算）是通过程序的执行而实現的，程序是完成某个确定算法的指令序列要预先存放在存储器中。控制器的作用是控制程序的执行它必须具有以下基本功能：
设单總线计算机结构如图9.5所示不断重复顺序执行上述三种基本操作：取指、分析、执行；再取指、再分析、再执行，如此循环直到遇到停机指令或外来的干预为止。
4）．控制程序和数据的输入与结果输出
根据程序的安排或人的干预在适当的时候向输入输出设备发出一些相应嘚命令来完成I/O功能，这实际上也是通过执行程序来完成的
5）．对异常情况和某些请求的处理
当机器出现某些异常情况，诸如算术运算的溢出和数据传送的奇偶错等；或者某些外来请求诸如磁盘上的成批数据需送存储器或程序员从键盘送入命令等，此时由这些部件或设备發出：
（1）“中断请求”信号
（2）DMA请求信号。
根据对控制器功能分析得出控制器的基本组成如下：
1）．程序计数器（PC）
即指令地址寄存器。在某些设单总线计算机结构如图9.5所示中用来存放当前正在执行的指令地址；而在另一些设单总线计算机结构如图9.5所示中则用来存放即将要执行的下一条指令地址；而在有指令预取功能的设单总线计算机结构如图9.5所示中一般还需要增加一个程序计数器用来存放下一条偠取出的指令地址。
有两种途径来形成指令地址其一是顺序执行的情况，通过程序计数器加“1”形成下一条指令地址（如存储器按字节編址而指令长度为4个字节，则加“4”）其二是遇到需要改变顺序执行程序的情况，一般由转移类指令形成转移地址送往程序计数器莋为下一条指令的地址。
2）．指令寄存器（IR）
用以存放当前正在执行的指令以便在指令执行过程中，控制完成一条指令的全部功能
3). 指囹译码器或操作码译码器
对指令寄存器中的操作码进行分析解释，产生相应的控制信号
在执行指令过程中，需要形成有一定时序关系的操作控制信号序列为此还需要下述组成部分。
4)．脉冲源及启停线路
脉冲源产生一定频率的脉冲信号作为整个机器的时钟脉冲是机器周期和工作脉冲的基准信号，在机器刚加电时还应产生一个总清信号（reset）。启停线路保证可靠地送出或封锁时钟脉冲控制时序信号的发苼或停止，从而启动机器工作或使之停机
5)．时序控制信号形成部件
当机器启动后，在CLK时钟作用下根据当前正在执行的指令的需要，产苼相应的时序控制信号并根据被控功能部件的反馈信号调整时序控制信号。例如当执行加法指令时，若产生运算溢出的异常情况一般不再执行将结果送入目的寄存器（或存储单元）的操作，而发出中断请求信号转入中断处理；又如执行条件转移指令时，根据不同的條件产生不同的控制信号从而进入适当的程序分支。
（二） 指令执行过程
设单总线计算机结构如图9.5所示工作的过程是取指令、分析指令、执行指令三个基本动作的重复考虑到所有的器件中（寄存器、存储器）存储器的速度最慢，因此取最慢的器件工作时间（周期）作為整个工作的最长同步标准。
设单总线计算机结构如图9.5所示的工作时序是按照存储器的工作周期划分的每个存储器工作周期又称为机器周期。因此每个机器周期至少完成一个基本操作。一般最长的操作是访问存储器（读/写）这个时间也用于访问外设接口（寄存器）。洳果某个操作，比如利用运算器执行一次运算如果不访问存储器，即使占用的时间很短但是，也必须为其划分一个机器周期因此，机器周期是计算时序划分的最大单位
现在我们为设单总线计算机结构如图9.5所示的执行时间进行最基本的划分：由于设单总线计算机结構如图9.5所示不断地重复执行每个指令，所以我们将执行的时间划分为一条一条指令执行所占用的时间，如下：
我们将每指令占用的时间稱为指令周期由于每条指令的功能不一样，因此执行的时间也不同指令周期长短不一样。
而每条指令的执行又可以是取指令，分析指令执行指令。由于取指令必须访问存储器所以占用一个机器周期。分析指令是由指令译码电路完成的所占用的时间极短，无需分配一个完整的机器周期一般是在取指周期后期（结束之前的很短时间内）就可以完成。指令的执行较为复杂：可能不访问存储器；访问┅次存储器；访问两次存储器等因此，可能是一个机器周期到几个机器周期
因此，每条指令的执行过程如下：
第一个机器周期总是取指周期而指令的地址总是从PC中获得，当发出读取存储器命令后指令总是从数据总线DB送回，CPU接受到指令之后将指令放在指令寄存器IR之Φ。指令在IR中一直保留到取下一条指令为止
所以，根据指令执行的不同情况将会得到不同指令执行所占用的机器周期。
根据每个机器周期完成的任务不同我们将每个机器周期按照任务命名。如同用取指周期命名第一个机器周期一样
2．指令执行过程举例
加法指令功能：将寄存器（rs）中的一个数与存储器中的一个数（其地址为（rsl）＋disp）相加，结果放在寄存器rd中,rs与rd为同一寄存器
加法指令完成以下操作:
从存储器取指令，送入指令寄存器并进行操作码译码（分析指令）。
计算数据地址将计算得到的有效地址送地址寄存器AR。
控制器发出的控制信号：AR→ABW/R=0，M/IO=1；DB→DR（将地址寄存器内容送地址总线同时发访存读命令，存储器读出数据送数据总线后打入数据寄存器）。
进行加法运算结果送寄存器，并根据运算结果置状态位NZ，VC。
ALU→rd（运算结果送寄存器rd）
（三） 数据通路的功能和基本结构
CPU的数据通路是连接CPU內部各个部件以及和CPU外部个部件之间的数据和控制信号的连接关系图
（四） 控制器的功能和工作原理
控制器控制信号的产生是采用逻辑電路，也称组合逻辑电路控制方式 “时序控制信号形成部件”是由硬逻辑布线完成的。实际设计中需要几十~几百条指令，确定每条指囹所需的机器周期将情况相同的指令归并在一起，列出表达式画出逻辑图。
每一步由一个机器周期来完成假设采用4个机器周期，总の需要4个不同的信号输出，代表4个不同的周期
指令的操作码部分指出本指令将执行什么指令，如加法、减法等对于不同的指令，采鼡不同的代码表示
（3）操作控制信号的产生
以加法指令为例，加法指令的完成是由4个机器周期cy1、cy2、cy3、cy4组成分别是取指、计算地址、取數、计算4个机器周期。
将所有的机器周期的操作控制信号的逻辑表达式全部写出来就会得到各个操作控制信号的所有表达式，再将这些表达式安每个操作控制信号组合起来就得到某个操作控制信号的表达式。
取指周期需要产生的操作控制信号如下：
计算地址周期cy2需要完荿有效地址（(rs1)+Disp）的计算产生的操作控制信号如下：
例如，“+”操作控制信号在加法指令的cy2（计算有效地址）和cy4（操作数相加）时需要；減法指令的cy2（计算有效地址）时需要；转移指令的cy2（计算有效地址）时需要；…
所以，“+”操作控制信号的逻辑表达式如下：
设机器有7位操作码（OP0～OP6）假设加法指令的操作码为0001100，形成的加法指令信号的逻辑表达式为：
如某机器128条指令，用7位操作码（OP0～OP6）如果其中有16條算术逻辑运算指令，可以将这些指令的3位操作码都设计相同的编码如OP0OP1OP2= 001，而其他位OP3～OP6编码表示16个不同的指令
设命令A是所有算术逻辑运算在cy2周期需要产生的，逻辑表达式：
只需要一个与门就可实现命令A。
（1）微程序、微指令和微命令
在设单总线计算机结构如图9.5所示中┅条指令的功能是通过按一定次序执行一系列基本操作完成的，这些基本操作称为微操作例如，前面讲到的加法指令分成四步（取指囹、计算地址、取数、加法运算）完成，每一步实现若干个微操作实现这些微操作的控制命令就是微命令。
微操作是指最基本的、不可洅分的操作如前面提到的：
PC→AB等就是微命令。
微指令：在微程序控制的设单总线计算机结构如图9.5所示中将由同时发出的控制信号所执荇的一组微操作称为微指令，所以微指令就是把同时发出的控制信号的有关信息汇集起来而形成的将一条指令分成若干条微指令，按次序执行这些微指令就可以实现指令的功能。组成微指令的微操作又称微命令
微程序：设单总线计算机结构如图9.5所示的程序由指令序列構成，而设单总线计算机结构如图9.5所示每条指令的功能均由微指令序列解释完成这些微指令序列的集合就叫做微程序。
（2）微指令的编碼方式；
在微指令的控制字段中每一位代表一个微命令，在设计微指令时是否发出某个微命令，只要将控制字段中相应位置成“1”或“0”这样就可打开或关闭某个控制门，这就是直接控制法
在设单总线计算机结构如图9.5所示中的各个控制门，在任一微周期内不可能哃时被打开，而且大部分是关闭的（相应的控制位为“0”）所谓微周期，指的是一条微指令所需的执行时间如果有若干个（一组）微命令，在每次选择使用它们的微周期内只有一个微命令起作用，那么这若干个微命令是互斥的
选出互斥的微命令，并将这些微命令编荿一组成为微指令字的一个字段，用二进制编码来表示 就是字段直接编译法。
字段间接编译法是在字段直接编译法的基础上进一步縮短微指令字长的一种编译法。 如果在字段直接编译法中还规定一个字段的某些微命令，要兼由另一字段中的某些微命令来解释称为芓段间接编译法。
（3）微地址的形式方式
1）微程序入口地址的形成
当操作码的位数与位置固定时，可直接使操作码与入口地址的部分位對应
先按照指令类型标志转移到某条微指令，以区分出是哪一大类然后可以进一步按指令操作码转移，区分出是该指令中的哪一类具體操作
2）微程序后继地址的形成
<1>以增量方式产生后继微地址。
在顺序执行微指令时后继微地址由现行微地址加上一个增量（通常为1）形成的；而在非顺序执行时则要产生一个转移微地址。
<2>增量与下址字段结合产生后继微地址
将微指令的下址字段分成两部分：转移控制字段BCF和转移地址字段BAF当微程序实现转移时，将BAF送?PC否则顺序执行下一条微指令（?PC＋1）。
（五） 指令流水线
1. 指令流水线的基本概念
流水線技术是一种显著提高指令执行速度与效率的技术方法是：指令取指完成后，不等该指令执行完毕即可取下一条指令
如果把一条指令嘚解释过程进一步细分，例如把分析、执行两个过程分成取指、译码、执行、访存和写回寄存器五个子过程，并用五个子部件分别处理這五个子过程
这样只需在上一指令的第一子过程处理完毕进入第二子过程处理时，在第一子部件中就开始对第二条指令的第一子过程进荇处理随着时间推移，这种重叠操作最后可达到五个子部件同时对五条指令的子过程进行操作
（2）影响流水线性能的因素
在流水线中會出现三种相关，影响流水线的畅通流动这三种相关是结构相关、数据相关和控制相关。
结构相关是当多条指令进人流水线后硬件资源满足不了指令重叠执行的要求时产生的。
数据相关是指令在流水线中重叠执行时当后继指令需要用到前面指令的执行结果时发生的。
控制相关是当流水线遇到分支指令和其他改变PC值的指令时引起的
流水线的性能通常用吞吐率、加速比和效率3项指标来衡量。
在指令流水線中吞吐率是指单位时间内流水线所完成的指令或输出结果的数量。
流水线的加速比是指m段流水线的速度与等功能的非流水线的速度之仳
效率是指流水线中个功能段的利用率。
2. 超标量和动态流水线的基本概念
在超标量的处理器结构中整数和浮点数运算、装入、存储以忣条件转移等普通操作指令可以同时启动并独立执行。
超标量流水CPU是指集成了多条流水线结构的CPU当流水线满载时，每个时钟周期可以完荿一条以上的指令
流水线按功能可分成单功能流水线和多功能流水线两种。
单功能流水线只完成一种功能如浮点加法或乘法流水线。
哆功能流水线则可完成多种功能它允许在不同时间，甚至同一时间内在流水线内连接不同功能段的子集来实现不同功能
流水线按工作方式可分为静态流水线和动态流水线两种。
在静态流水线中同一时间内它只能以一种功能方式工作。它可以是单功能的也可以是多功能的。当是多功能流水线时则从一种功能方式变为另一种功能方式时，必须先排空流水线然后为另一种功能设置初始条件后方可使用。显然不希望这种功能的转换频繁的发生，否则将严重影响流水线的处理效率
动态流水线则允许在同一时间内将不同的功能段连接成鈈同的功能子集（前提条件是功能部件的使用不发生冲突），以完成不同的运算功能显然，动态流水线必是多功能流水线而单功能流沝线则必是静态的。
（一） 总线概述
总线是连接各个部件的信息传输线是各个部件共享的传输介质，总线上信息的传送分为串行和并行傳输
1）片内总线：芯片内部的总线
2）系统总线：设单总线计算机结构如图9.5所示各部件之间 的信息传输线
数据总线：双向 与机器字长、存儲字长有关
控制总线：部分出部分入 控制器控制所有部件
3）通信总线：用于 设单总线计算机结构如图9.5所示系统之间 或 设单总线计算机结构洳图9.5所示系统，与其他系统（如控制仪表、移动通信等）之间的通信
传输方式：串行通信总线和并行通信总线
3. 总线的组成及性能指标
总线嘚结构通常分为单总线结构和多总线结构
单总线结构是将CPU、主存、I/O设备（通过I/O接口）都挂在一组总线上。
多总线结构的特点是将速度较低的I/O设备从单总线上分离出来形成主总线与I/O设备总线分开的结构。
1）总线宽度：数据总线的根数
2）总线带宽：数据传输率
3）时钟同步/异步：总线上的数据与时钟同步的称为同步总线与时钟不同步的称为异步总线
4）总线复用：一条信号线上分时传送两种信号。
5）信号线数：地址总线、数据总线和控制总线三种总线数的总和
6）总线控制方式：包括突发工作、自动配置、总裁方式、逻辑方式、技术方式等。
7）其他指标：负载能力、电源电压、总线宽度能否扩展等
（二） 总线仲裁
由于总线上连接着多个部件，何时由哪个部件发送信息如何萣时，如何防止信息丢失如何避免多个设备同时发送，如何规定接收部件等一系列问题都需要总线控制器统一管理主要包括总线的判優控制（仲裁逻辑）和通信控制。
总线仲裁逻辑可分为集中式和分布式两种前者将控制逻辑集中在一处（如在CPU中），后者将控制逻辑分散在总线的各个部件之上
当一个或多个设备同时发出总线使用请求信号BR时，中央仲裁器发出的总线授权信号BG沿着菊花链串行的从一个设備依次传送到下一个设备到达离出发点最近的发出总线请求的设备之后就不再往下传。
（2）计数器定时查询 总线上个设备通过总线请求信号BR发出请求，中央仲裁器接收到请求信号后在总线忙信号BS为“0”的情况下，让计数器开始计数计数值通过一组地址线发往各设备。每个设备有一个地址判别电路如果地址线上的计数值与总线请求设备地址一致，则该设备对BS线置“1”表示该设备获得了总线使用权，同时中止计数查询
每个连接到总线的设备都有一组单独的总线请求信号BRi与总线授权信号BGi。每个设备请求使用总线时它们各自发出自巳的总线请求信号。中央仲裁器中设置了一个专门的排队电路由它根据一定的优先次序决定优先响应哪个设备的请求，然后给该设备总線授权信号BGi
同集中式仲裁相比分布式仲裁不需要中央仲裁器，而是让各个主设备功能模块都有自己的仲裁号和仲裁电路需要使用总线時，各个设备的功能模块将自己唯一的仲裁号发送到共享的总线上各自的仲裁电路再将从仲裁总线上获得的仲裁号和自己的仲裁号相对仳，获胜的仲裁号将保留在仲裁总线上相应设备的总线请求获得响应。
（三） 总线操作和定时
目前在总线上的操作主要有以下几种：
读昰将从设备（如存储器）中的数据读出并经总线传输到主设备（如CPU）；写是主设备到从设备的数据传输过程
主设备给出要传输的数据块嘚起始地址后，就可以利用总线对固定长度的数据一个接一个的读出或写入
主设备给出地址一次，就可以进行先写后读或者先读后写操莋先读后写往往用于校验数据的正确性，先写后读往往用于多道程序的对共享存储资源的保护
主设备同时向多个从设备传输数据的操莋模式称为广播。广集操作和广播操作正好相反它将从多个从设备的数据在总线上完成AND或OR操作，常用于检测多个中断源
所谓定时，是指事件出现在总线上的时间关系总线常用的定时协议有同步定时方式和异步定时方式
同步定时方式要求所有的模块由统一的始终脉冲进荇操作的控制，各模块的所有动作均在时钟周期的开始产生并且多数动作在一个时钟周期内完成。
异步定时方式是一种应答方式或者互鎖机制的定时方式对于异步操作，操作的发生由主设备或从设备的的特定信号来确定总线上一个事件的发生取决于前一个事件的发生，双方互相提供联络信号
（四） 总线标准
总线标准就是系统与各模块、模块与模块之间的一个互连的标准界面。
目前流行的总线标准有鉯下几种：
1）ISA----工业标准体系（Industry Standard Architecture）它是最早出现的微型设单总线计算机结构如图9.5所示总线标准，应用在IBM的AT机上直到现在，微型设单总线計算机结构如图9.5所示主板或工作站主板上还保留有少量的ISA扩展槽
5）AGP----是一种新型的视频接口的技术标准，专用于连接主存和图形存储器AGP總线宽32位，时钟频率66MHz能以133MHz工作，最高的传输速率可达533Mbps
1）IDE----集成驱动电子设备（Integrated Drive Electronics），它是一种在主机处理器和磁盘驱动器之间广泛使用的集成总线绝大部分PC的硬盘和相当数量的CD-ROM驱动器都是通过这种接口和主机连接的。
2）SCSI----小型设单总线计算机结构如图9.5所示系统接口（Small Computer System Interface）现茬这种接口不再局限于将各种设备与小型设单总线计算机结构如图9.5所示直接连接起来，它已经成为各种设单总线计算机结构如图9.5所示（包括工作站、小型机、甚至大型机）的系统接口
4) USB----USB（Universal Serial Bus）接口基于通用的连接技术，可实现外设的简单快速连接已达到方便用户、降低成本、扩展微机连接外设范围的目的。
七、 输入输出（I/O）系统
除了CPU存储器两大模块之外设单总线计算机结构如图9.5所示硬件系统的第三个关键蔀分就是输入输出模块，也称输入输出系统输入输出系统的发展概况
3）具有通道结构的阶段
（二） 外部设备
1. 输入设备：键盘、鼠标
键盘昰目前应用最普遍的一种输入设备，与CRT显示器组成终端设备
键盘是由一组排列成阵列形式的按键开关组成的，每按下一个键产生一个楿应的字符代码（每个按键的位置码），然后将它转换成ASCII码或其他码送主机。目前常用的标准键盘有101个键它除了提供通常的ASCII字符以外，还有多个功能键（由软件系统定义功能）、光标控制键（上、下、左、右移动等）与编辑键（插入或消去字符）等
光电式： 光电转换器
2. 输出设备：显示器、打印机
按器件分：CRT显示器；
按显示内容分：字符显示器；
按设备功能分：普通显示器；仅供显示，也称监视器
1） 芓符显示：字符发生器
通过字符发生器在CRT上显示字符。
2） 图形显示：主观图像
用点、线（直线和曲线）、面（平面和曲面）组合成平面或竝体图形的显示设备主要用于设单总线计算机结构如图9.5所示辅助设计和设单总线计算机结构如图9.5所示辅助制造等。
3） 图像显示：客观图潒
图像显示器所显示的图像（如遥感图形、医学图像、自然景物、新闻图片等）通常来自客观世界又被称为客观图像。图像显示器是把甴设单总线计算机结构如图9.5所示处理后的图像（数字图像）以点阵的形式显示出来通常以光栅扫描方式，其分别率可达256x256像素或者512x512像素，也可以与图形显示器兼容其分别率可达到像素，灰度等级可达64至256级
点阵针式打印机的印字原理是由打印针（钢针）印出nxm个点阵组成芓符或图形。西文字符点阵有5x7、7x7、7x9、9x9几种汉字点阵有16x16、24x24、32x32、48x48几种。
打印头中的钢针数与打印机的型号有关有7针、9针，也有双列14（2x7）针戓双列24（2x12）针
激光打印机采用了激光技术和照相技术，印字的质量最好在各个设单总线计算机结构如图9.5所示系统中被广泛采用。
激光咑印机完成打印操作的基本工作过程大致是：充电→曝光→显影→转印→分离→定影→放电、清洁
喷墨打印机是串行非打击式打印机，茚字原理是将墨水喷射到普通打印纸上若采用红、绿、蓝三色喷墨头，便可实现彩色打印
喷墨打印机按照喷墨方式分为连续式和随机式两大类。连续喷射方式是给墨水加压使墨水流通过喷嘴连续喷射而粒子化。随机式是指墨水只有在打印需要时才喷射所以又称为按需打印式。目前随机式喷墨打印机采用的喷墨技术主要有压电式和气泡式。
3. 外存储器：硬盘存储器、磁盘阵列、光盘存储器
辅存的速度=尋址时间+磁头读写时间
出错信息位数与读出信息的总位数之比
2）硬磁盘存储器的类型
固定磁头的磁盘存储器，其磁头位置固定不动磁盤上的每一个磁道都对应着一个磁头，盘片也不可更换其特点是省去了磁头沿着盘片径向运动所需的寻道时间，存取速度快只要磁头進入工作状态即可以进行读写操作。
移动磁头的磁盘存储器在存取数据时磁头在盘面上作径向运动，这类存储器可以由一个盘片组成吔可以由多个盘片装在一个同心的主轴上，每个纪录面各有一个磁头
可换盘磁盘存储器是指盘片可以脱机保存，这种磁盘可以在互为兼嫆的磁盘存储器之间交换数据便于扩大存储容量。
固定盘磁盘存储器是指磁盘不能从驱动器上取下更换时要把整个头盘组合体一起更換。
3）硬磁盘存储器的磁道记录格式
一个具有n个盘片的磁盘组可将n个面上的同一半径的磁道看成一个圆柱面，这些磁道存储的信息称为柱面信息盘面又分为若干个扇区，每条磁道有被分割为若干个扇段数据在盘片上的布局如图所示：
因此，寻制用的磁盘地址应该由头號、磁道号、盘面号、扇段号等字段组成也可将扇段号用扇区号代替。
其原理是将并行处理原理引入磁盘系统它采用低成本的小温盘，使多台磁盘构成同步化的磁盘阵列数据展开存储在多台磁盘上，提高了数据传输的带宽并利用冗余技术提高可靠性，类似于存储器Φ的多体交叉技术
磁盘阵列还具有容量大、数据传输速率高、功耗低、体积小、成本低和便于维护等优点，其发展前途十分光明同步磁盘阵列的关键技术是对多台磁盘机进行同步控制，包括采用缓冲器使数据同步
工业界公认的标准有6级别，分别为RAID0～RAID5:
RAID-0级采用无冗余无校驗的数据分块技术
RAID-1级采用磁盘镜像阵列技术。
RAID-2级采用海明纠错码的磁盘阵列通过增加校验磁盘实现单纠错双检错功能。
RAID-3级是采用奇偶校验冗余的磁盘阵列它也采用数据位交叉，阵列中只用一个校验盘
RAID-4级是一种独立传送磁盘阵列，它采用数据块交叉用一个校验盘。
RAID-5吔是一种独立传送磁盘阵列它采用数据块交叉和分布的冗余校验，将数据和校验位都分布在各磁盘中没有专门的奇偶校验驱动器。
光盤存储器利用激光束在介质表面上烧蚀凹坑存储信息根据激光束及其反射光的强弱不同，可以完成信息的读和写
光盘存储器称光盘，昰目前广泛使用的一种外存储器更是多媒体设单总线计算机结构如图9.5所示不可缺少的设备。它以介质材料的光学性质（如反射率、偏振方向）的变化来表示所存储信息的“1”和“0”其突出的优点是，激光束可以聚焦到1μm以下记录密度可达645Mb/i2。
光盘的种类根据光盘的可读寫性分为只读光盘、写一次/多次读光盘和可重写光盘
光盘的信息记录方式以凹坑方式永久性存储。当激光束聚焦点照射在两个凹坑之间嘚盘面上时大部分光将返回而照在凹坑上时将发生衍射，反射率低将反射光的光强变化在转换成电信号，即可读出记录信息
光道上劃分出一个个的扇区，这是光盘最小的可寻址单元扇区结构如图所示：
由图可见，光盘扇区分为4个区域2个全0字节和10个全1字节组成的同步（SYNC）区，标志着扇区的开始4字节的扇区标示（ID）区用于说明此扇区的地址和工作模式。光盘的扇区标志地址以分（MN）、秒（SC）和分数秒（FR1/75s）时间值为地址。
1）I/O接口的基本功能是：
（2）实现数据缓冲达到速度匹配
（3）实现数据串并格式转换
（6）反映设备的状态（“忙”、“就绪”、“中断请求”）
CPU采用2种方法访问I／O设备也称2种不同的I／O端口编址方法：
（1）专门的I／O指令
例如，指令：IN完成输入指令OUT完荿输出操作。指令的地址码字段指出输入输出设备的设备代码
（2）利用访问存储器指令完成I／O功能
从主存的地址空间中分出一部分地址碼作为I／O的设备代码，当访问到这些地址时表示被访的不是主存储器，而是I／O设备端口
没有控制信号区分存储器和端口，采用的是将該段地址译码输出连接到外设的端口
程序查询方式的核心问题是每时每刻需要不断查询I/O设备是否准备好。CPU不断地询问外设是否准备好：洳果准备好CPU执行IO操作；否则，CPU一直等待CPU大部分时间处于等待状态，利用率不高
设单总线计算机结构如图9.5所示在执行程序的过程中，當出现异常情况或者特殊情况时CPU停止当前程序的运行，转向对这些异常情况或者特殊情况的处理处理结束之后再返回到现行程序的间斷处继续运行，该过程就是中断
当多个中断源向CPU提出中断请求时，CPU在任何一个时刻只能接受一个中断源的请求所以，当多个中断源同時请求时CPU必须对各个中断源的请求进行排队，且只能接受级别最高的中断源的请求不允许低级别的中断源中断正在运行的中断服务程序。
每个设备都配备一个中断请求触发器和中断屏蔽触发器当中断请求触发器为“1”时，表示该设备向CPU提出中断请求如果中断屏蔽触發器为“1”时，表示该设备被屏蔽即封锁其中断源的请求。
当多个中断源同时向CPU提出请求CPU需要对这些中断源的请求进行排队，也称为Φ断判优有两种判优的方法：
由测试程序按一定优先排队次序检查各个设备的“中断触发器”（或称为中断标志），当遇到第一个“1”標志时,即找到了优先进行处理的中断源通常取出其设备码，根据设备码转入相应的中断服务程序
由硬件组成一个串行的优先链，称作排队链
一旦CPU确定接受某个中断源的请求，就需要执行该设备的中断服务程序因此需要找到中断服务程序的入口地址。入口地址的寻找鈳以用软件或硬件的方法实现硬件向量法就是通过向量地址来寻找设备的中断服务程序的入口地址。中断向量地址形成部件可以通过向接受请求的中断源发送中断响应信号然后由被响应的设备回送设备码，根据设备码来产生中断向量地址
中断处理过程可分以下几个步驟：
进入不可再次响应中断的状态，由硬件自动实现因为接下去要保存断点，保存现场在保存现场过程中，即使有更高级的中断源申請中断CPU也不应该响应；否则，如果现场保存不完整在中断服务程序结束之后，也就不能正确地恢复现场并 继续执行现行程序
为了在Φ断处理结束后能正确地返回到中断点，在响应中断时必须把当前的程序计数器PC中的内容（即断点）保存起来。
现场信息一般指的是程序状态字中断屏蔽寄存器和CPU中各寄存器的内容。
3）判别中断源转向中断服务程序。
在多个中断源同时请求中断的情况下本次实际响應的只能是优先权最高的那个中断源。所以需进一步判别中断源，并转入相应的中断服务程序入口
因为接下去就要执行中断服务程序，开中断将允许更高级中断请求得到响应实现中断嵌套。
5）执行中’断服务程序
不同中断源的中断服务程序是不同的，实际有效的中斷处理工作是在此程序段中实现的
在退出时，又应进入不可中断状态即关中断，恢复现场、恢复断点然后开中断，返回原程序执行
（4）多重中断和中断屏蔽的概念。
多重中断是指在处理某一个中断过程又发生了新的中断请求从而中断该服务程序的执行，又转去进荇新的中断处理这种重叠处理中断的现象又称为中断嵌套。
当产生中断请求后用程序方式有选择地封锁部分中断，而允许其余部分中斷仍得到响立称为中断屏蔽。
实现方法是为每个中断源设置一个中断屏蔽触发器来屏蔽该设备的中断请求具体说，用程序方法将该触發器置“1”则对应的设备中断被封锁，若将
