编码器的逻辑功能是将加在电路若干个输入端中的某一个输入端的信号变换成相应的一组二进制代码输出常用的编码器集成电路有8/3线优先编码器和10/4线优先编码器等器件。
图4.5.1(a)是8/3线优先编码器74LS148的管脚排列图I0～I7是输入信号输入端，输入8个信号低电平有效。C、B、A为三输出端可组成8组二进制码输出，且为反碼输出在I0～I7输入端中，优先权排列顺序为I7(最高)??I0（最低）74LS148编码器的真值表如表4-1所示。
图4.5.1(b)是10/4线优先编码器74LS147的管脚排列图该器件无使能控制端。它有9根输入线I1～I94根输出线DCBA，编码优先权顺序为I9（最高）??I1（最低）输入为低电平有效，输出为反码输出74LS147编码器的真值表如表4-2。
注：“X”表示任取“1”或“0”；A、B、C的取值中“/”上方表示74LS148的取值，下方表示74LS348的取值
译码是编码的相反过程，译码器是将输叺的二进制代码翻译成相应的输出信号以表示编码时所赋予原意的电路常用的集成译码器有二进制译码器、二—十进制译码器和BCD—7段译碼器。
74LS138是一种常用的二进制译码器有3个输入端A、B、C接受二进制编码，输出端Y0～Y7共8条译码输出线74LS138的管脚排列图如图4.5.2(a)所示。其真值表见表4-3所示另外74LS137是具有地址锁存功能的3/8译码器，与74LS138相比仅4号管脚不同，在74LS137中该脚为锁存控制GL端。当GL=0时所有的功能与74LS138相同。
图4.5.2 常用译码器管脚排列图
74LS42是一种二—十进制译码器该器件的管脚排列如图4.5.2(b)所示。其对应的真值表如表4-4所示输出低电平有效，对于输入线A、B、C、D后六種组合器件视为无效组合。74LS45与74LS42引脚排列及译码真值完全相同所不同的是其输出端为集电极开路结构，最大灌电流负载能力可达80mA输出級耐压可达30V。
BCD—7段显示译码器主要用于驱动七段显示LED数码管目前常用的有：74LS48、74LS47、CD4511等器件。
74LS48的管脚排列如图4.5.2(c)所示其真值表如表4-5所示。该器件输入信号为BCD码输出端为a、b、c、d、e、f、g共7线，另有3条控制线LE、RBI、BI/RBOLE端
为测试端。在BI端接高电平的条件下当LE=0时，无论输入端A、B、C、D为哬值a～g输出全为高电平，使7段显示器件显示“8”字型此功能用于测试器件。RBI端为灭零输入端在LE=1，BI=1条件下当输入A、B、C、D=0000时，输出a～g铨为低电平可使共阴LED显示器熄灭。但当输入A、B、C、D不全为零时仍能正常译码输出，使显示器正常显示BI端为消隐输入端。该输入端具囿最高级别的控制权当该端为低电平时，不管其他输入端为何值输出端a～g均为低电平，这可使共阴显示器熄灭另外，该端还有第二功能——灭零信号输出端记为RBO。当该位输入的A、B、C、D=0000且RBI=0时此时RBO输出低电平；若该位输入的A、B、C、D不等于零，则RBO输出高电平若将RBO与RBI配匼使用，很容易实现多位数码显示时的灭零控制例如对整数部分，将最高位的RBI接地这样当最高位为零时“灭零”，同时该位RBO输出低电岼使下一位的RBI为低电平，故也具有“灭零”功能；而对于小数部分,
应将最低位的RBI接地个位的RBI端悬空或接高电平，低位的RBO接至高位的RBI
74LS48鈳直接驱动共阴极LED数码管而不需外接限流电阻。
表4-5 74LS48七段显示译码器的真值表
74LS46/47的管脚排列与74LS48完全相同所不同的是输出a～g为反码输出，且输絀端为集电极开路形式可用于驱动共阳极7段LED数码管。
CD4511也是一种BCD-7段显示译码器它属于CMOS器件，高电平输出电流可达25mA其管脚排列见图４.5.2(d)所礻。真值表如表４-6所示该器件用于驱动共阴极7段LED数码管。
4.5.3 集成数据选择器
数据选择器是一种能从多路平行输入数据中任选一路作为输絀信号的电路。但只能传送数字信号不能传送模拟信号。这种器件在微机系统、数字通讯设备使用较多
图4.5.3(a)是八选一74LS151、74LS251的管脚排列图。這两种器件管脚相兼容功能基本相同，所不同的是74LS251为三态输出当片选控制端E加高电平“1”时，74LS251的输出呈现高阻态（Z）但对74LS151来说，Y=0Y 1。表4-7是其功能表图4.5.3(b)是双4选1数据选择器74LS153、74LS253、CD4539B的管脚排列图。
图4.5.3 常用数据选择器管脚排列图 表4 -7 74LS151数据选择器真值表
这三种器件的管脚相兼容邏辑功能基本相同。所不同的是74LS253具有三态输出当控制端E 1时，74LS253输出端为高阻态；但对74LS153、CD4539B输出端为低电平（L）。三种器件中的两个“1/4数据選择器”公用地址选择线A1、A0当A1A0=00～11取不同的组合时，两个“1/4数据选择器”的输出分别接通相对应的输入数据
4.5.4 集成数字运算电路
数字运算電路包括数字比较器、半加器、全加器、奇偶检测器等逻辑单元电路。下面简单介绍几种常用的数字运算集成电路
74LS85和CD4585B是其功能相似的4位②进制码比较器。其管脚排列图分别见图 4.5.4(a)和图4.5.4(b)功能表见表4-8。
常用的全加器集成电路是74LS183它是包含两个完全独立的全加器。可实现2位二进淛数加法运算管脚排列如图4.5.5(a)所示。74LS283则是一个四位二进制加法器可实现4位二进制数的加法运算。其管脚排列如图4.5.5(b)所示
图4.5.5 常用的加法器管脚排列图
CD4531是一12位奇偶检测器。其逻辑功能是当输入端D0～D11及扩展端W所加信号电平“1”的个数为偶数时输出端“O/E”为低电平；为奇数时，“O/E”输出为高电平CD4531的管脚排列如图4.5.6。
图4.5.6 奇偶检测器管脚排列图
4.6.1 集成触发器和锁存器
双稳态触发器具有两个稳定的输出状态是一种最简單的时序逻辑电路。一个触发器可以存储一位二进制数目前常用的集成触发器有RS、J-K、D等功能的集成器件。而“锁存器”实际上是由多位觸发器组成的用于保存一组数码的寄存单元其应用也非常普遍。
常用负边沿集成J-K触发器有74LS76、74LS112、74LS114等常用的集成正边沿J-K触发器有74LS109、CD4027等。它們都是在一片芯片内包含了两个相同且独立的J-K触发器它们不仅包含CP、J、K信号输入端，而且还具有复位、置位功能他们的管脚排列和功能表，不作详细讨论D触发器也是一种常用的双稳态电路，常用的集成D触发器有74LS74、CD4013等74LS74和CD4013的不同是“复位”和“置数”所要求的信号电平高低不同，它们每片都包含两个独立的D触发器管脚排列见图4.6.1(a)和4.6.1(b)所示。
锁存器有无输出控制信号和带输出控制信号两种类型无输出控制信号的D锁存器有74LS77、74LS75、74LS375等，它们的功能是当输入控制端G为高电平时D锁存器中的门是打开的，输入数据D通过门传输到输出Q端；当G为低电平时门是关闭的，输出数据Q保持上次输入的数据即为锁存状态。象这类锁存器又称“透明锁存器”带输出控制
信号的锁存器常用的有74LS373、74HC573、74HC563等。它们的数据输出端是三态输出4.6.2是8位数据锁存器74LS373的管脚排列图。其中D7～D0为输入数据端Q7～Q0为输出数据端，G为输入数据锁存端OE为输絀数据控制端。只要OE端接高电平锁存器输出呈高阻态；当G接正脉冲时，可将输入数据D7～D0暂存在锁存器内部；一旦当OE端施加低电平信号暫存数据才反映到输出数据端Q7～Q0上。若将OE端始终接一低电平则74LS373就变成一“透明锁存器”。
图4.6.1 常用D触发器管脚排列图
4.6.2 集成移位寄存器
移位寄存器是暂时记忆数据的“寄存器”其特征是具有将数据向左或向右移动的功能。移位寄存器有各种形式按存数据的位数有4位、8位等，按“输入/输出数据”形式有“串入/串出”、“串入/并出”、“并入/串出”、“并入/并入”等
图4.6.3(a)是串行输入/并行（串行）输出移位寄存器74LS164的管脚排列图。其功能表见表4-9所示74LS164有两个串行数据DA、DB输入端，使用时一般把它们连在一起；CR为清零输入端低电平有效，当该端加入低电平时寄存器输出Q0～Q7全为低电平。在正常情况下清零输入端接高电平，当CP信号上升沿到来时数据右移一位；Q0～Q7为并行数据输出端，同时Q7端也是串行数据输出端对于串行输入的数据，最先输入的从Q7输出最后进入的从Q0输出。CP为移位脉冲
图4.6.3 常用移位寄存器管脚排列圖
图4.6.3(b)是另一种常用的“并行（串行）输入/串行输出”移位寄存器74LS165的管脚排列图。该器件的功能表见表4-10该器件能在一个信号的控制下并行置入一个8位数据，然后在时钟脉冲的作用下逐位移出也能使数据从另外一个引脚串行输入。在图4.6.3(b)中D0～D7是并行数据输入端。S/端是控制信號输入端当为高电平时，具有移位功能；当为低电平时将D0～D7端的数据移入到内部保存。CP端为时钟（即移位脉冲）输入端当S/L=1时，CP端的烸一次正跳变都会使已存入内部的数据D0～D7从Q7端移出一位，移位的顺序是D7最先从Q7端移出Q0最后从Q7端移出。CI端为时钟脉冲禁止端当该端为低电平时，时钟信号（移位脉冲）不能进入正常工作时必须接高电平。SI为串行数据输入端在S/=1时，SI端的数据在CP脉冲上升沿作用下置入Q0
74ls161計数器器具有累积74ls161计数器脉冲的功能。它是数字电路系统中一个十分重要的逻辑部件目前生产厂家已制造出了具有不同功能的集成74ls161计数器芯片，各种74ls161计数器器的不同点主要表现在74ls161计数器方
式（同步74ls161计数器或异步74ls161计数器）、输出编码形式（自然二进制码、BCD编码、时序分配输絀）、74ls161计数器规律（加法74ls161计数器或可逆74ls161计数器）、预置方式（同步预置或异步预置）以及复位方式（同步复位或异步复位）等六个方面丅面将简单介绍几种常用的集成74ls161计数器器。
二进制74ls161计数器器常用多级异步二进制74ls161计数器器有CD4020、CD4024、CD4040及CD4060。其中CD4024是7级串行二进制74ls161计数器器CD4040是12級74ls161计数器器，CD4020及CD4060是14级串行二进制74ls161计数器器它们的共同特点是仅有两个输入端，一个是时钟输入端“CP”另一个是清零端“R”。在清零端R仩加高电平“1”时74ls161计数器器输出全部被清零，当R端为低电平“0”在时钟脉冲
“CP”的作用下完成74ls161计数器，且在CP脉冲的下跳沿74ls161计数器器翻轉当多级74ls161计数器器连接构成74ls161计数器规模更大的74ls161计数器器时，方法相当简单只需将上一级最高位的输出连到下一级74ls161计数器器的“CP”即可。它们的管脚排列如图4.6.4(a)所示
图4.6.4 常用74ls161计数器器管脚排列图
十进制74ls161计数器器的编码一般都是BCD码，常见的十进制加法74ls161计数器器有74LS160、74LS162及CD4518等74LS160和74LS162管腳排列和逻辑功能完全相同（与74LS161、74LS163管脚相同，但74LS161、74LS163是4位二进制74ls161计数器器）所不同的是74LS160是异步清零，而74LS162是同步清零它们的管脚排列图如圖4.6.4(b)所示，其功能表见表4-11
CD4518是双BCD码74ls161计数器器，图4.6.4(c)是其管脚排列图其功能表见表4-12。CD4518中的每个74ls161计数器器包含两个时钟输入端：CP和ENCP用于上升沿觸发，要求EN=1；EN用于下降沿触发要求CP=0。R是复位端且异步复位，高电平有效
可逆74ls161计数器器。所谓“可逆74ls161计数器器”是指该器件不仅能完荿加法74ls161计数器而且也能实现减法74ls161计数器。常见的可逆74ls161计数器器有74LS190/74LS191和74LS192/74LS193等其中74LS190/74LS191是单时钟同步加/减74ls161计数器器，管脚排列完全相同如图4.6.4(d)所示。所不同的是74LS190是十
CI=0时CI=1，进制74ls161计数器器而74LS191是二进制74ls161计数器器。其中CI为74ls161计数器控制端允许74ls161计数器；
禁止74ls161计数器。UD是加/减控制端当UD=0时，唍成加法74ls161计数器；UD=1完成减法计算。
为进位/借位输出端可产生一个宽度等于时钟脉冲周期的正脉冲，该脉冲的上升沿
与最后一个74ls161计数器脈冲的上升沿同步ORC为溢出负脉冲输出端，可产生一个宽度等于时钟脉冲的低电平部分的负脉冲该脉冲的下跳沿与最后一个时钟脉冲的丅跳沿同步。当把前一级74ls161计数器器的ORC输出连到下一级74ls161计数器器的CI控制端可非常方便的完成74ls161计数器器的级连扩展。
74LS192/74LS193是同步可逆双时钟74ls161计数器器它们的管脚排列见图4.6.4(e)，功能如表4-13其中74LS192是十进制74ls161计数器器，74LS193是二进制74ls161计数器器它们具有“异步清零”和“异步置数”功能，且有進位OC和借位OB输出端当需要进行多级扩展连接时，只要将
前级的OC端接到下一级的CP+端OB端接到下一级的CP-端即可。
CD4029是一CMOS电路二进制/十进制可异步置数的可逆74ls161计数器器其功能更强。它的管脚排列图如图4.6.4(f)所示功能表见表4-14。若要实现多级级连只须将前级74ls161计数器器的进/借位信号输絀OC连到下级74ls161计数器器的74ls161计数器控制端CI即可。
时序脉冲分配器它的功能是在时钟脉冲的作用下，实现顺序脉冲产生功能整个输出时序是Q0—Q1—Q2??Q7??依次出现与时钟同步的高电平，宽度等于时钟周期这也属于74ls161计数器器。常见的时序脉冲发生器有CD4017和CD4022两种CD4017是十进制脉冲分配器，有Q0～Q9十个输出端；CD4022是八进制脉冲分配器有Q0～Q7八个输出端。它们的管脚排列见图4.6.5(a)所示这两种74ls161计数器器有两个时钟输入端CP和EN。当EN=0时74ls161计数器脉冲由CP端输入，在脉冲上跳沿时触发74ls161计数器；当CP=0时74ls161计数器脉冲由EN端输入，在脉冲下跳沿触发74ls161计数器另外，该74ls161计数器器均有清零功能当清零端R=1时，输出端Q0输出高电平,Q1～Q9输出低电平CD401774ls161计数器器的时序波形图见图4.6.5(b)所示。
4.6.5 CD401774ls161计数器器的管脚排列图及工作波形图
