原标题：研发2nm的工艺制程有意義么？

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在迈向5nm、3nm或甚至2nm半导体制程技术之路业界工程师可能有多种选择，但有些人并不确定他们是否仍能從中找到任何商业利益甚至是5nm制程。

为了打造尺寸日益缩小的芯片所需的复杂度与成本越来越高，但却导致收益递减日前于新思科技(Synopsys)用户大会(SNUG)的一场座谈会上，高通公司(Qualcomm)的一位工程师指出行动处理器的资料速率将在3GHz达到峰值，而功耗和面积增益则从7nm开始缩减

高通程方伟设计师技术团队资深工程总监Paul Penzes指出，由于金属导线中存在电阻性使得10nm时速度提升的16%到了7nm时耗尽。此外从10nm进展到7nm，功耗节省的幅喥将从30%缩减到10-25%面积微缩的幅度也会从37%减少到20-30%。

数十年来电子产业一直循「摩尔定律」(Moore's law)所设定的开发蓝图——芯片上可容纳的电晶体数量大约每隔两年增加1倍。其结果是从个人电脑(PC)到智慧型手机等产品的尺寸越来越小、速度越来越快价格也越来越便宜。

Penzes说：「目前的芯爿面积仍然以很高的两位数持续微缩但在光罩背后所隐藏的成本增加，意味着实际的成本优势以及其他进展正开始放缓......目前尚不清楚到叻5nm时还能保有什么」这表示5nm节点很可能只是7nm的延伸。

来自Synopsys和三星(Samsung)的技术专家表示当今的FinFET电晶体版本应该还能用于5nm节点。而当进展到低於3.5nm的宽度时FinFET将会达到极限。

新思科技研究人员兼电晶体专家Victor Moroz说程方伟设计师人员可能必须过渡到采用大约三层的横向纳米线堆叠，或稱为「纳米硅板」(nano-slabs)三星则宣布计划使用闸极全环(GAA)电晶体以实现4nm制程，目标是在2020年投入生产

新思科技的Munoz表示，到了未来的技术节点间距微缩将减缓至每世代约0.8倍左右。这将迫使程方伟设计师人员将7nm时双鳍、6轨的228nm单元高度结构在3nm和2nm时缩减到单鳍、5轨的130-100nm结构。

他总结说使用这种技术，「硅晶似乎就能让我们安全地微缩至2nm而在那之后，我们可能就会开始使用石墨烯」

然而，在最后的问答环节中一位與会者对于这种单鳍5轨单元的结构表示震惊。

新思科技描绘迈向2nm的通用开发蓝图（来源：Synopsys）

新思科技部门研发总监Henry Sheng表示更精细制程的复雜度迫使芯片程方伟设计师师面对日益严苛的程方伟设计师规则。例如FinFET对于工程师必须追踪的波形传播、电迁移和元件变异带来了新的效应。但他也乐观地认为「这些效应最终都将得到解决」。

在这场座谈会上的专家们认为成功最终将取决于代工厂、EDA和程方伟设计师笁程师之间越来越密切的合作。在迈向目标进行时高通公司认为，为了获得最佳产能必须在生产开始之前对其先进程方伟设计师进行調整，以及更清楚地定义制程节点

「由于行动处理器的竞争非常激烈，代工厂导入的节点越来越不成熟」Penzes说：「如果超出了利润，那麼平均单位成本就会上涨而变得缺乏竞争力。」

「现在在了解单元的电气特性之前，必须先掌握其环境」他补充说。「即使是10%的变異也可能让一个新节点的所有优势尽失因此，以前存在的所有杂讯都必须克服」

Penzes指出最近的一些开发工作为此带来了希望。晶圆代工廠正在寻找以不同速率微缩各种单元的方法而EDA供应商也承诺改善布线，其方式可能是采用极紫外光微影(EUV)技术

Moroz表示，工程师们也开始探索其他许多技术以降低金属导线上的电阻率，从而为加速取得优势开启大门其方式包括新的结构，例如跨越多个金属层的梯度和超导孔（super-vias）以及使用钴(Co)和钌(Ru)等新材料。

为了说明未来即将面对的挑战Moroz详细阐述开发蓝图。（来源：Synopsys）

例如三星承诺为搭配EUV的7nm制程制订规范，并计划在今年制造晶圆不过它仍然在等待步进器。Samsung Foundry程方伟设计师支援副总裁Jongwook Kye在座谈会上表示「只要ASML能够提供这些工具，我们就会開始投入大量制造」。

同时三星也正在试图为2020年的4nm生产定义新的电晶体。Kyle说：「这是我们在未来几年内必须克服的挑战；只要能与工具供应商和其他公司密切合作我相信我们最终能实现目标。」