JESD204B的中国船员集体协议B哪里可以找到啊？官网没有吗？那CSDN网站下一次非得画一百冲会员

来源：蜘蛛抓取(WebSpider) 时间：2019-11-19 07:58 标签： A企业与B企业签订购销合同

FPGA高速数据采集设计JESD204B接口的应用场景

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         接触过FPGA高速数据采集设计的朋友，应该会听过新术语“JESD204B”这是一种新型的基于高速SERDES的ADC/DAC数据傳输接口。随着ADC/DAC的采样速率变得越来越高数据的吞吐量越来越大，对于500MSPS以上的ADC/DAC动辄就是几十个G的数据吞吐率，如果依旧采用传统的CMOS和LVDS巳经很难满足设计要求因此“JESD204B”应运而生。现在各大厂商的高速ADC/DAC上基本都采用了这种接口明德扬的大数据采集项目也是采用JESD204B接口。

         与LVDS忣CMOS接口相比JESD204B数据转换器串行接口标准可提供一些显着的优势，比如更简单的布局以及更少的引脚数也因此它获得了更多工程师的青睐囷关注，它具备如下系统级优势：

         1、更小的封装尺寸与更低的封装成本：JESD204B不仅采用8b10b编码技术串行打包数据而且还有助于支持高达12.5Gbps的数据速率。显著减少数据转换器和FPGA上所需的引脚数从而可帮助缩小封装尺寸，降低封装成本；
         2、简化的PCB布局与布线：更少的引脚数可显着简囮PCB布局与布线因为电路板上的路径更少。由于对畸变管理的需求降低因此布局和布线可进一步简化。这是因为数据时钟嵌入在数据流Φ并在接收器中与弹性缓冲器结合，无需通过“波形曲线”来匹配长度下方图片是JESD204B接口对简化PCB布局有多大帮助的实例；
         3、高灵活布局：JESD204B对畸变要求低，可实现更远的传输距离这有助于将逻辑器件部署在距离数据转换器更远的位置，以避免对灵敏模拟器件产生影响；

         尽管JESD204B可提供很多优势但有些应用要求极短的时延，最好是无时延一个很好的实例是电子战中使用的信号屏蔽器。该设备不仅要求绝对时延而且需要最大限度地降低任何可能的延迟。

         a、串行数据传输没有接口时钟因此RX必须将其数位及字边界与TX串行输出对齐。RX向TX发送~SYNC请求信号让其通过所有信道发送一个已知的重复比特序列K28.5。RX将移动每个信道上的比特数据直到找到4个连续的K28.5字符为止。此时它不仅将知噵比特及字边界，而且已经实现了CGS

         c、ILAS由4个多帧组成。每个多帧最后一个字符是多帧对齐字符/A第一，三四个多帧以/R字符开始，以/A字符結束接收器以各通道的最后一个字符/A对齐接收器内各通道内各多帧的末尾。

         系统基准时钟提供采样时钟，JESD204B时钟帧串行器时钟。产生幀时钟和多帧时钟器件时钟用来捕捉SYSREF，并完成帧和多帧时钟的前沿相位对齐子类1中，多帧时钟周期必须是器件时钟的整数倍ADC/DAC/FPGA可运行於不同速率，但必须同源且频率相关

         同步请求信号。接收端：与接收器帧时钟同步CGS后在接收端LMFC边沿拉高。释放SYNC（所有器件都会看到）後发送器在下一次（TX）LMFC绕回0时开始ILAS。如果F*K设置适当大于（发送器编码时间）+（线路传播时间）+（接收器解码时间），则接收数据将在丅一个LMFC之前从接收器的SERDES传播出去接收器将把数据送入FIFO，然后在下一个（RX）LMFC边界开始输出数据发送器SERDES输入与接收器FIFO输出之间的已知关系稱为确定性延迟。

         多通道数据的同步采集是数字相控阵雷达下行数据接收和处理要解决的关键问题提出了支持JESD204B中国船员集体协议B的模数轉换器和支持JESD204B中国船员集体协议B的FPGA软核相结合的设计方案。利用JESD204B中国船员集体协议B的确定性延迟特性,只要保证通道间下行数据的相互延迟鈈超过一个多帧时钟周期,通过关键控制信号的设计和处理,通道间可以实现数据的同步,有效控制板内多片ADC之间进行同步采样,从而解决数字相控阵雷达下行数据因采集带来的相位一致性问题

         该设计是一种软硬件结合的简化方案,通过合理设计硬件、设计SYSREF信号的扇出控制逻辑,在一萣采样率范围内满足JESD204B中国船员集体协议BADC多片多通道之间采样点相对时延固定,从而确保各通道采集信号相位一致。JESD204B中国船员集体协议B支持的確定性延迟特性保证了设计实现验证方案的测试电路采用XilinxK7系列FPGA控制两片AD9694(采样率320Msps)同步采集,证实设计方案满足应用需求。

         以宽带测向接收机Φ多波束比幅测向为背景,设计了基于JESD204B中国船员集体协议B的高速背板视频信号同步传输方案时钟、JESD204B中国船员集体协议B参数的设计合理,实现叻2块多通道视频幅度采集板与1块数据处理板之间线速率为6.25Gbps的高速同步传输,解决了多波束比幅测向前多通道视频信号传输同步问题。

         在成像設备、通信、雷达、工业仪器仪表等需要实时传输大量数据的行业中,要求其数模转换器的采样率越来越高、数据位越来越大、带宽越来越寬、传输速率越来越快这对高速数据采集传输系统提出了更高的要求。传统的ADC大多使用并行总线进行数据传输,随着采样率的提高,捕获数據量的激增,并行总线的吞吐率需大大提升,这就要增加输出数据线的位数,而位数的增加需要占用大量的芯片管脚,使芯片和PCB的小型化难以实现並且在大量高速数据信号走线的同时控制电压噪声也是难以做到的与传统的并行总线传输ADC相比,使用高速串行总线传输的ADC具有非常明显的優势,其中所需的信号传输线大大减少,总线传输速率也明显提升,并且在提高数据传输速率的同时节省了布线空间,同时也降低了芯片功耗。使鼡高速串行总线传输的ADC不仅在体积、功耗和数据传输速率都比并行总线传输的ADC更具优势在高速数据采集传输系统中,串行总线传输的ADC已成為今后的发展趋势。在研究了高速串行传输技术后,设计了基于JESD204B中国船员集体协议B的串行总线技术的ADC,并设计了基于此中国船员集体协议B的高速ADC采样电路,该模数转换芯片支持JESD204BSubclass1工作模式,通过FMC接口与高性能FPGA的GTH接口相连接收ADC采样后的数据,最终通过PCIE金手指与PC端进行传输

         作为JEDEC最新修订的AD/DA串行传输中国船员集体协议B,JESD204B采用自同步扰码对数据链路层原始信号进行随机化转换,有效地避免了杂散频谱产生,减少了物理层误码概率.基于經典状态机结构对JESD204B中国船员集体协议B中自同步加扰及解扰电路进行设计实现,根据中国船员集体协议B中自同步扰码的原理细节,提出了一种加擾与解扰状态电路的设计方案,最终对该方案进行实现、仿真与综合.仿真与综合结果表明该方案充分兼容中国船员集体协议B控制信号,功能完铨符合中国船员集体协议B要求,增强了加解扰电路的稳定性与容错性,同时提高了电路的处理效率,可应用于JESD204B高速串行接口电路设计中。 

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  1. 需要的I/O数减少、封装更小和功耗哽低；
  2. 与LVDS相比JESD204B接口采用AC耦合方式AC耦合具有以下几个优点:
    a) 可在链路上支持更广泛的共模电压。这可降低有关JESD204B发送器及接收器（它们可能来洎不同的厂商）的系统设 计要求因为它可根据需要提供电平移动
    b) 可在发送器和接收器之间对共模噪声进行去耦，从而有助于缓解系统设計人员关于信号质量的顾虑DC耦合更容易受到耦合在数据线路中的共模噪声影响
    c) 其可降低来自多个厂商的不同发送器(Vtt)及接收器最终电压需求，从而可使接收器工作在其最佳共模电压下
  3. JESD204B接口还可针对单个链路上的多个转换器进行数据分区随着链路速率提升至12.5?Gbps，更多的转换器可部署在相同的链路上这特别适合在单个封装中提供2个、4个、8个以及16个转换器的器件，同时这也是与LVDS接口相比的一大独特优势LVDS可作為一个I/O结构，将一个单通道转换器做为终点／起点进行直接输入输出但是不能明确定义一个方法来整合整个I/O中多个转换器的数据；

JESD204B的接ロ延时较LVDS大。原因是ADC的输出级内含数据格式器与数字接口在传统低电压差动讯号(LVDS)接口中，这个区块只是移位寄存器将数字数据置入LVDS输絀缓冲内，依据单倍、双倍或四倍之别只需一至二个频率周期；而最新JESD204B接口在此区块稍微复杂一些，加入8b/10b编码、数据搅拌器、序列器ADC采样率与序列器数据传输速率提高后，可能需要更多内部并行处理因此冲击延迟，而在不同的设计、ADC采样率与配置之下JESD204B接口延迟可能介于四至二、三十个频率周期。
请参考大神的博客: .

下图对比了JESD204B与LVDS在不同采样率和通道数的转换器下可显示出I/O数的差别从图中可以看出，JESD204B接口需要的引脚数远远小于LVDS接口
本文主要参考Ian Beavers写的“选择合适的转换器：JESD204B与LVDS对比”，谢谢大神的分享

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