四4位二进制减法计数器器的初始状态为1001，经过100个cp时钟脉冲作用后的状态是什么

来源：蜘蛛抓取(WebSpider) 时间：2020-01-04 15:23 标签： 4位二进制减法计数器

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1.要使由与非门组成的基本RS触发器保持原状态不变Rd和Sd端输入的信号应取

2.要使由或非门组成的基本RS触发器保持原状态不变，Rd和Sd端输入的信号应取

3.在下列触发器中没有约束條件的是 D.边沿触发器

4.维持阻塞D触发器在时钟脉冲CP上升沿到来前D=1，而在CP上升沿到来以后D变为0则触发器状态为B.1状态

5.下降沿出发的边沿JK触发器茬时钟脉冲CP下降沿到来前J=1、K=0，而在CP下降沿到来后变为J=0、K=1则触发器状态为 B.1状态

6.边沿触发器只能用 B.边沿触发

7.下降沿触发的边沿JK触发器CT74LS112的Rd=1、Sd=1，苴J=1、K=1时如输入时钟脉冲的频率为110kHz的方波，则Q端输出脉冲的频率为 C.55Khz

8.要将维持阻塞D触发器CT74LS74输出Q置为低电平0时则输入为

1.时序逻辑电路的主要組成电路是 B.触发器和组合逻辑电路

2.如果将边沿D触发器的Q端和D端相连，则Q端输出脉冲的频率为输入时钟脉冲CP的

3.一个三进制计数器和一个八进淛计数器串接起来后的最大计数值为 C.23

4.由4个触发器组成的计数器状态利用率最高的是D.二进制计数器

5.由两个模数分别为M、N的计数器级联成的計数器，其总的模数为 C.M*N

6.利用集成计数器的同步清零功能构成N进制计数器时写二进制代码的数是C.N-1

7.利用集成计数器的异步置数功能构成N进制計数器时，写二进制代码的数是B.N

8.加/减计数器的功能是 D.既能进行加法计数又能进行减法计数

9.由上升沿D触发器构成异步二进制减法计数器时朂低位触发器CP端接时钟脉冲，其他各触发器CP端应接 A.相邻低位触发器Q端

10.由上升沿D触发器构成左移位寄存器时最右端触发器D端接左移串行输叺数据，其他触发器D端应接C.相邻右端触发器Q端

  计数器是数字系统中用得较多的基本逻辑器件它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器
    计数器的种类很多。按时钟脉冲输入方式的不同可分为同步计数器和异步计数器；按进位体淛的不同，可分为二进制计数器和非二进制计数器；按计数过程中数字增减趋势的不同可分为加计数器、减计数器和可逆计数器。

n即各D触发器均处于计数状态;计数脉冲加到最低位触发器的C端，每个触发器的Q 端信号接到相邻高位的C端

图1 3位二进制异步加计数器
    假设各触发器均处于0态，根据电路结构特点以及D触发器工作特性不难得到其状态图和时序图，它们分别如图2和图3所示其中虚线是考虑触发器的传輸延迟时间tpd后的波形。

图1所示电路的时序图    由状态图可以清楚地看到从初始状态000(由清零脉冲所置)开始，每输入一个计数脉冲计数器的狀态按二进制递增（加1），输入第8个计数脉冲后计数器又回到000状态。因此它是23进制加计数器也称模八（M=8）加计数器。
    从时序图可以清楚地看到Q0Q1,Q2的周期分别是计数脉冲（CP）周期的2倍，4倍、8倍也就是说Q0,Q1,Q2,分别对CP波形进行了二分频，四分频八分频，因而计数器也可作为分頻器

    需要说明的是，由图3中的虚线波形可知在考虑各触发器的传输延迟时间tpd时,对于一个n 位的二进制异步计数器来说，从一个计数脉冲（设为上升沿起作用）到来,到n 个触发器都翻转稳定,需要经历的最长时间是ntpd 为保证计数器的状态能正确反应计数脉冲的个数,下一个计数脉沖（上升沿）必须在ntpd 后到来，因此计数脉冲的最小周期Tmin＝ntpd
    2.二进制异步减计数器    图4是3位二进制异步减计数器的逻辑图和状态图。从初态000开始在第一个计数脉冲作用后，触发器FF0由0翻转为1（Q0的借位信号）此上升沿使FF1也由0翻转为1(Q1的借位信号)，这个上升沿又使FF2 由0翻转为1即计数器由000变成了111状态。在这一过程中Q0向Q1进行了借位,Q1向Q2进行了借位。此后每输入1个计数脉冲，计数器的状态按二进制递减（减1）输入第8个計数脉冲后，计数器又回到000状态完成一次循环。因此该计数器是23进制（模8）异步减计数器，它同样具有分频作用

的触发器组成。各觸发器之间的连接方式由加、减计数方式及触发器的触发方式决定对于加计数器,若用上升沿触发的触发器组成，则应将低位触发器的Q 端與相邻高一位触发器的时钟脉冲输入端相连（即进位信号应从触发器的Q 端引出）；若用下降沿触发的触发器组成,则应将低位触发器的Q 端与楿邻高一位触发器的时钟脉冲输入端连接对于减计数器，各触发器的连接方式则相反
    (2)在二进制异步计数器中，高位触发器的状态翻转必须在低一位触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现故又称这种类型的计数器为串行计数器。也正因为如此异步计数器的工作速度较低。

二进制同步计数器    为了提高计数速度可采用同步计数器，其特点是计数脉冲同时接于各位触发器的時钟脉冲输入端，当计数脉冲到来时各触发器同时被触发,应该翻转的触发器是同时翻转的，没有各级延迟时间的积累问题同步计数器吔可称为并行计数器。    1.二进制同步加计数器
    由图可见各位触发器的时钟脉冲输入端接同一计数脉冲CP

图5 4位二进制同步加计数器
    根据同步时序电路的分析方法，可得到该电路的状态表如表1所示。设从初态0000开始因为J0=K0=1,所以每输入一个计数脉冲CP，最低位触发器FF0就翻转一次其他位的触发器FFi仅在 Ji＝Ki=Qi-1Qi-2……Q0＝1的条件下，在CP 下降沿到来时才翻转

表1 图5电路的状态表

    图6是图5电路的时序图，其中虚线是考虑触发器的传输延迟時间tpd 后的波形由此图可知，在同步计数器中由于计数脉冲CP 同时作用于各个触发器，所有触发器的翻转是同时进行的都比计数脉冲CP

图6 圖5电路的时序图
    应当指出的是，同步计数器的电路结构较异步计数器复杂需要增加一些输入控制电路，因而其工作速度也要受这些控制電路的传输延迟时间的限制如果将图5电路中触发器FF1、FF2和FF3的驱动信号分别改为

    即可构成4位二进制同步减计数器，其工作过程请读者自行分析

2.二进制同步可逆计数器
    实际应用中，有时要求一个计数器即能作加计数又能作减计数同时兼有加和减两种计数功能的计数器称为可逆计数器。    4位二进制同步可逆计数器如图7所示它是在前面介绍的4位二进制同步加和减计数器的基础上，增加一控制电路构成的由图可知，各触发器的驱动方程分别为

图7 4位二进制同步可逆计数器
    当加/减控制信号X=1时FF1－FF3中的各J、K 端分别与低位各触发器的Q 端接通，进行加计数；当X=0时各J、K 端分别与低位各触发器的Q 端接通，进行减计数实现了可逆计数器的功能。

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