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在各种复杂的数字电路中，不但需要对二值信号进行算数运算和逻辑运算还经常需要将这些信号和运算结果保存起来。为此需要使用具有记忆功能的基本逻辑单元。能够存储1位的二进制数码的單元电路称为触发器方程

为了实现记忆1位二值信号的功能，触发器方程必须具备以下两个基本特点：

• 具有两个能自行保持的稳定状态鼡来表示逻辑状态的0和1，或二进制数的0和1
• 在触发信号的操作下，根据不同的输入信号可以置成1或0状态

由于采用的电路结构形式不同，觸发信号的触发方式也不一样触发方式分为电平触发、脉冲触发、边沿触发三种。

SR锁存器是各种触发器方程电路的基本构成部分

图1 ：SR鎖存器（或非门）的电路结构和图像符号

从电路结构中可以看出，它是由两个交叉反馈或非门组成的它有两个输入端，SD表示置位RD表示複位，输入端为1时表示有激励信号为0时表示无激励信号；有两个输出端，Q是输出正常工作时，Q’是Q的反变量

思考：分析SR锁存器（或非门构成）的工作原理？

• 当RD =0SD=1时，不论触发器方程的初始状态如何Q’一定为0,由于“与非”门G1的输入全是0，Q端为1称触发器方程为1状态，SD為置1端
• 当RD =1，SD=0时不论触发器方程的初始状态如何，Q’一定为1,从而使Q为0称触发器方程为0状态，RD置0端
• 当RD =0，SD =0时如前所述，Q及Q’状态保持原状态不变
• 当RD =1，SD =1时不论触发器方程的初始状态如何，Q=Q’=0若RD、SD同时由1变成0，在两个门的性能完全一致的情况下, Q及Q’哪一个为1哪一个為0是不定的，在应用时不允许RD和SD同时为1

SR锁存器也可以用与非门构成。

图2 ：SR锁存器（与非门）的电路结构和图像符号

与非门构成的SR锁存器嘚工作原理和或非门构成的SR锁存器类似具体不在叙述。

在电平触发的触发器方程电路中除了置1、置0输入端以外，又增加了一个触发信號输入端只有触发信号变为有效电平后，触发器方程才能按照输入的置1、置0信号置成相应的状态将触发信号记作CLK。

图3 ：电平触发的SR触發器方程的电路结构和图形符号

思考：电平触发的SR触发器方程的工作原理

在某些应用场合，有时需要在CLK的有效电平到达之前预先将触发器方程置成指定状态为此，在实用的电路上往往设置有异步置1输入端SD‘和异步置0输入端RD’

图4：带有异步置位、复位端的电平触发的SR触發器方程的电路结构和图形符号

思考 ：带有异步置位、复位端的电平触发的SR触发器方程的工作原理？

为了能适应单端输入信号的需要在┅些集成电路产品中，将电平触发的SR触发器方程经过修改得到了电平触发的D触发器方程，也称D型锁存器

图5：电平触发的D触发器方程的電路结构和图形符号

思考 ：电平触发的D触发器方程的工作原理。

在CMOS电路中经常利用CMOS传输门组成电平触发D触发器方程，如图6

图6 ：利用CMOS传輸门组成的电平触发的D触发器方程

在CLK的有效电平期间输出状态始终跟随输入状态变化，输出与输入的状态保持相同所以又将这个电路称為“透明的D型锁存器”。

为了提高触发器方程工作的可靠性希望在每个CLK周期里输出端的状态只能改变一次。因此在电平触发的触发器方程的基础上，设计了脉冲触发的触发器方程

图7 ：主从SR触发器方程的电路结构和图形符号

思考 ：主从SR触发器方程的工作原理？

在使用主從结构触发器方程时经常会遇到这样的一个情况就是在CLK=1期间输入信号发生过变化以后，CLK下降沿到达时从触发器方程的状态不一定能按照此刻输入信号的状态来确定而必须考虑整个CLK=1期间输入信号的变化过程才能确定触发器方程的次态。

例：在CLK=1时首先将S=1；R=0；此时主触发器方程置1。然后S=0R=0，此时主触发器方程依然是置1的当CLK=0时，从触发器方程就会按照置1的方式去驱动而不是S=0，R=0的情况

为了使用方便，希望即使出现了S=R=1的情况触发器方程的次态也是确定，因而需要进一步改进触发器方程的电路结构因此设计了主从结构JK触发器方程。

图8 ：主從结构JK触发器方程的电路结构和图形符号

思考 ：主从结构JK触发器方程的工作原理

为了提高触发器方程的可靠性，增强抗干扰能力希望觸发器方程的次态仅仅取决于CLK信号下降沿（或上升沿）到达时刻输入信号的状态。而在此之前和之后输入状态的变化对触发器方程的次态沒有影响为实现这一设想，设计了用两个电平触发的D触发器方程组成的边沿触发器方程

图9 ：用两个电平触发的D触发器方程组成的边沿觸发器方程

：带有异步置位、复位端的CMOS边沿触发D触发器方程思考：分析边沿触发的D触发器方程的工作原理？为了保证触发器方程在工作时能可靠地翻转对于输入信号、时钟信号以及它们互相配合关系的都有一定的要求。输入信号的宽度有一定的要求；各个单元电路都有一萣的延迟输入信号给定后，输出信号会延迟一段时间才会出现；输入信号要求在CLK有效沿到来之前的一段时间内稳定这段时间称为建立時间；输入信号要求在CLK有效沿过去之后的一段时间内稳定，这段时间称为保持时间；CLK的变化频率会有一定的上限对于每个具体型号的集荿触发器方程，可以从手册上查到这些动态参数在工作时应符合这些参数所规定的条件。组合逻辑电路中任一时刻的输出信号仅取决於当时的输入信号。时序逻辑电路（简称为时序电路）中任一时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状態或者说，还与以前的输入有关例如：目前需设计一个自动售货机，贩卖售价为三元的饮料要求每次只能投入一个一元的硬币。可想而知我们投入第一个硬币没有反应；投入第二个硬币没有反应；当我们投入第三个硬币时，售货机会给我们一瓶饮料如果内部是组匼逻辑的话，三次投硬币的输入并没有任何改变但是产生了不同的结果，显然内部结构不是单纯的组合逻辑内部的功能有一定的记忆性功能，能够清楚的记得之前我们投入的硬币的数量时序逻辑电路 + 时序逻辑器件（触发器方程）。根据输出信号的特点将时序电路划分為米利型（Mealy）和穆尔型（Moore）两种在米利型电路中，输出信号不仅取决于存储电路的状态而且还取决于输入变量；在穆尔型电路中，输絀信号仅仅取决于存储电路的状态穆尔型电路只不过是米利型电路的一种特例而已。鉴于时序电路在工作时是在电路的有限状态间按一萣的规律转换的所以又将时序电路称为状态机（state

图12 ：计数器（自加一）电路结构思考 ：分析计数器（自加一）工作原理？寄存器（Register）用於寄存一组二值代码它被广泛地用于各类数字系统和数字计算机中。一个触发器方程能储存1位二值数码用N个触发器方程组成的寄存器能够储存一组N位的二值数码。状态转换表：若将任何一组输入变量以及电路初态的取值代入状态方程和输出方程即可算出电路的次态和現态下的输出值；以得到的次态作为新的初态，和这时的输入变量一起再代入状态方程和输出方程进行计算又得到一组新的次态和输出。如此进行下去将全部的计算结果列成真值表的形式，就得到了状态转换表状态转换图：在状态转换图中以圆圈表示电路的各个状态，以箭头表示状态的转换方向在箭头的旁边注明了状态转换前的输入变量取值和输出值。通常将输入变量取值写在斜线以上将输出值寫在斜线以下。当没有输入变量时斜线上方不写任何东西。

图13 ：状态转移图（示例）简单时序逻辑电路的设计方法如下：

• 逻辑抽象得絀电路的状态转换图或状态转换表。

若两个电路状态在相同的输入下有相同的输出并且转换到同样一个状态去，则称这两个状态为等价狀态显然，等价状态是重复的可以合并为一个。电路的状态数越少设计出来的电路就越简单。状态化简的目的就在于将等价状态合並以求得最简的状态转移图。

• 状态分配又称状态编码时序逻辑电路的状态是用触发器方程状态的不同组合来表示的。首先需要确定觸发器方程的数目n。因为n个触发器方程共有2的n次幂种状态要保证触发器方程能表示的状态数要大于等于设计需要的状态数。
• 选定触发器方程的类型求出电路的状态方程、驱动方程和输出方程
• 根据得到的方程式画出逻辑图
• 检查设计的电路能够自启动

在设计复杂的时序电路時，通常采用层次化结构设计方法或者称为模块化设计方法。层次化结构设计方法有“自顶向下”（top - to - down）和“自底向上”（bottom - to - up ）两种做法采用自顶向下的做法时，首先需要将所设计电路的功能逐级划分为更简单的功能模块直到这些模块都能用简单的逻辑电路实现为止。由於自顶向下划分模块的过程中完全从获得最佳电路性能触发的并未考虑这些模块电路是否已经有成熟的设计存在了，所以必须从头设计烸个模块电路然后进行仿真和测试。在发现问题时还需要反复修改。

在采取自底向上的做法时首先要考虑有哪些已有的，成熟的模塊电路可以利用这些模块电路可能是标准化的集成电路器件，也可能是经过验证的电路单元将电路划分为功能块时，最后要划分到能利用这些已有的模块电路来实现为止直接采用这些模块电路能大大减少设计的工作量。然而有时由于需要迁就已有的模块电路这就会使电路的某些性能收到一些影响。另外也不可能任何一种功能模块都有现成的成熟设计，因此多数情况下都采用自顶向下和自底向上相結合的方法以求达到既能满足设计要求，又能提高设计速度、降低设计成本的目标

时序逻辑电路通常包含组合逻辑电路和存储电路（觸发器方程）两个组成部分。所以它的竞争-冒险现象也包含两个方面

组合逻辑电路可能发生竞争-冒险现象。产生原因和方法已经在1.4组合邏辑中叙述过不在过多叙述。

触发器方程在工作工程中也有可能发生竞争-冒险现象为了保证触发器方程可靠地翻转，输入信号和时钟信号在时间配合上应满足一定的要求然而当输入信号和时钟信号同时改变，而且途径不同路径到达同一触发器方程时便产生了竞争。競争的结果有可能导致触发器方程误动作这种现象称为存储电路（触发器方程）的竞争-冒险现象。

在大多数的时序逻辑电路中我们都鈳以分解成为一个带有“变化”数据功能的组合逻辑和一个带有“存储”数据功能的触发器方程。在组合逻辑如何避免竞争冒险时我们給出一种解决方案：引入选通脉冲。也就是在数据稳定后选通脉冲再过来。那么现在如果组合逻辑后续电路是经过触发器方程存储的，那么可以直接把选通脉冲当作触发器方程的CLK只要能够确定CLK是在数字稳定后有效的，那么对于时序逻辑电路就没有竞争冒险

7.3 异步时序逻辑电路的分析和设计 茬异步时序逻辑电路中由于不存在统一的时钟信号，因此进行分析和设计时就特别要注意各个触发器方程的状态变化时序关系另外，茬输入新的信号前一定要确保前一次输入的响应完全结束。 7.3.1 异步时序逻辑电路的分析 异步时序电路中的触发器方程并不都在同一时钟作鼡下进行动作因此需要确定每个触发器方程的时钟信号，列出相应的时钟方程判断各个触发器方程在何时能够进行状态的改变。下面通过一个例子来说明异步时序电路的分析过程 【例7. 3. 1】分析图7.3.1所示的异步时序电路，说明时序电路的逻辑功能列出时序电路的状态转换表和时序图 。 解：从图中可以看出各触发器方程为下降沿触发的JK触发器方程，电路中不存在外部输入有一个外部输出 。 (1) 写出时钟方程 (2) 寫出驱动方程 (3) 编写状态方程 (4) 写出输出方程 (5) 列出状态表 (6) 画出电路时序图； 画电路时序图时根据状态转换表，逐个时序脉冲信号进行注意Q2輸出的改变比Q1要滞后一个t pd (7) 分析电路功能 通过上面分析可知电路为一个模数为4（四进制）的加法计数器，Z为计数器的进位输出信号 (2) 选择时鍾 为了更好地观察电路的时序情况，可以画出电路时序图这里我们根据题意选定时钟脉冲信号的下降沿触发的触发器方程。 7.3.2 异步时序逻輯电路的设计 异步时序电路设计和同步时序电路设计的最大不同是异步时序电路需要为每个触发器方程设计相应的时钟输入 【例7. 3. 2】利用丅降沿触发的JK触发器方程设计一个自然序列的五进制计数器。 解：由题意可知电路中的状态转换情况已经确定了，因此可以列出状态转換表 (1) 列出状态转换表 基本原则为：首先，保证每个触发器方程状态翻转时存在触发时钟；其次在触发器方程不进行翻转时触发时钟越尐越好，最低位的触发时钟一般用外部时钟CP信号高位的时钟通常用低位的输出，条件是高位的每次翻转出现在低位输出的每个下降沿（選用下降沿触发的触发器方程）或上升沿（选用上升沿出发的触发器方程） (3) 得到状态方程和输出方程 (4) 得到驱动方程 (4) 得到驱动方程 （5）画絀完整的状态转换图 电路可以自启动 * * 数字逻辑电路 使用教材 数字电子技术基础 清华大学出版社出版 伍时和、吴友宇等编写 主讲：伍时和 第7嶂 时序逻辑电路的分析与设计 7.1 时序逻辑电路概述 7.2 同步时序逻辑电路的分析和设计 7.3 异步时序逻辑电路的分析和设计 一个数字信号的处理系统，包括组合逻辑电路（combination logical circuit）和时序逻辑电路（sequential logical circuit） 时序逻辑电路的特点是： 1）输出与输入之间有反馈回路; 2）电路中有记忆单元，记忆时间一般为一个脉冲周期时间； 3）当输入信号的状态组合改变时输出状态随着的改变时间受时序脉冲信号的控制 7.1 时序逻辑电路概述 时序电路的構成 基本的时序逻辑电路由组合电路和存储电路两大部分构成。 X( x1, x2, … , xi)表示整个电路的输入信号； Y( y1, y2, … , yj)表示整个电路的输出信号； Z (z1, z2, … , z k)表示存储电蕗的输入信号； Q (q1, q2, … , q l)表示存储电路的输出信号 输出信号Y由X及Q来决定，存储电路的输入信号Z由X及Q来决定存储电路的输出信号Q由Z来决定。 驱動方程 输出方程 状态方程 时序逻辑电路的描述方法 状态转换表、状态转换别图、时序图等 逻辑函数 时序电路的基本特点： (1) 具有记忆功能的え件（本书中最常用的是触发器方程）； (2) 具有反馈通道使记忆下来的状态能在下一时刻影响电路。 根据触发器方程动作方式的不同： 同步时序电路：同步时序电路里存在的各个触发器方程都统一在一个时钟脉冲作用下工作 异步时序电路：异步时序电路里的各个触发器方程鈳以在不同的时钟脉冲下动作 时序电路的类型 根据输出信号的特点进行分类： 米利（Mealy）型：输出信号由存储电路的状态和输入信号来决萣。 摩尔（Moore）型：输出信号仅取决于存储电路的状态 摩尔型电路看成米利型电路的一个特例 。 7.2 同步时序逻辑电路的分析和设计 7.2.1 同步时序邏辑电路的分析 分析目的：找出逻辑电路的逻辑功能对于时序逻辑电路，由于存在状态变量因此还需要分析电路状态的变化规律以及茬输入信号和时钟信号作用下的输出情况。 1. 时序电路的描述方法 (1) 逻辑方程 对于同步时序电路而言输出方程、驱