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微处理器访存部件设计及结构功能验证_硕士学位论文.doc57页
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硕士学位论文
微处理器访存部件设计及结构功能验证
学 科 名 称：
微电子学与固体电子学
论文题目：微处理器访存部件设计及结构功能验证
学科名称：微电子学与固体电子学
高性能的微处理器设计是整个信息技术和计算机应用市场竞争的重要焦点和关键内容，因此设计高效的微处理器结构具有重大的意义。
本文主要研究RSIC处理器的结构设计，它是一个通用64位RISC结构，四发射的超标量和超流水线微处理器，采用乱序执行和先进的Cache设计等技术提高流水线的效率。处理器有三个执行部件和一个访存部件。完全兼容MIPSⅢ定、浮点指令集系统。本文主要分为以下几个部分：
1）处理器发射模块和访存模块设计
处理器的结构是影响整个处理器的工作效率的关键部分，只有合理的结构才能使处理器的效率达到最高。本文在简述整个RSIC处理器的整体工作原理的基础上详细介绍了发射模块和访存部件的具体设计。
2）处理器延迟调试
处理器的运算速度是衡量处理器好坏的最重要的标准，而运算速度和处理器的频率息息相关。本文介绍了通用的几种ASIC延迟调试方法，具体介绍了在工作中出现的发射模块延迟的调试过程。
3）基于VMM验证方法学的对微处理器的验证
本文通过基于system verilog自动对比平台的搭建，基于c语言的对比模型，完成自动对比，加速验证的速度。基于功能覆盖率的通道划分，基于嵌入式汇编的定向测试编写。保证整个微处理器的功能正确性。
关键字： 微处理器结构，访存，延迟调试，功能覆盖率验证
TITLE: microprocessor memory access component design and structure functional verification
Major：Microelectronics?and?Solid?Electronics
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52基于FPGA的四路抢答器设计-2
描述语言，比如说是VHDL、Verilog的源程；②功能仿真，功能仿真就是利用相关仿真工具对相关电；③综合，综合就是行为或者功能层次表达的电子系统转；⑤时序验证，就是要使得时序仿真过程中，建立与保持；⑥生成SOF等文件，此文件可以通过调试器把它下载；2.2QuartusII软件；此次所使用的软件是QuartusII9.0,编程；QuartusII是Alter
描述语言，比如说是VHDL、Verilog的源程序。它是利用这些输入去描述一个电路的功能。②功能仿真，功能仿真就是利用相关仿真工具对相关电路进行功能级别仿真，也就是说对你的输入设计的逻辑功能进行相关的模拟测试。在功能上面来了解电路是否能够达到预期要求。这里的功能仿真纯粹是模拟性质的，不会设计的任何具体器件的硬件特性。③综合，综合就是行为或者功能层次表达的电子系统转换成低层次门级电路的网表。 ④布局布线，就是将综合后的网表文件针对某一个具体的目标器件进行逻辑映射。此时应该使用FPGA厂商提供的实现与布局布线工具，根据所选芯片的型号，进行芯片内部功能单元的实际连接与映射。⑤时序验证，就是要使得时序仿真过程中，建立与保持时间要符合相关的制约，以便数据能被正确的传输。使仿真既包含门延时，又包含线延时信息。能较好地反映芯片的实际工作情况。⑥生成SOF等文件，此文件可以通过调试器把它下载到系统中间去。而FPGA设计流程的其他步骤基本上由相关工具去完成，因此只要自己设置好相关参数，不要人为干预太多。而验证的话就需要用户花费大量的时间去完成。2.2 Quartus II软件此次所使用的软件是Quartus II9.0,编程语音是verilog HDL。Quartus II是Altera提供的FPGA/CPLD开发集成环境，Altera是世界最大可编程逻辑器件供应商之一。Quartus II在21世纪初推出，是Altera前一代FPGA/CPLD集成开发环境MAX+plus II的更新换代产品，其界面友好，使用便捷。在Quartus II上可以完成设计输入、HDL综合、布线布局（适配）、仿真和下载和硬件测试等流程，它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。Altera的Quartus II 提供了完整的多平台设计环境，能满足各种特定设计的需要，也是单芯片可编程系统（SOPC）设计的综合性环境和SOPC开发的基本设计工具，并为Altera DSP开发包进行系统模型设计提供了集成综合环境。Quartus II设计工具完全支持VHDL、Verylog的设计流程，其内部嵌有VHDL、Verilog逻辑综合器。Quartus II也可以利用第三方的综合工具，如Leonardo Spectrum、Synplify Pro、FPGA Complier II，并能直接调用这些工具。同样，Quartus II具备仿真功能，同时也支持第三方的仿真工具，如ModelSim。此外，Quartus II与MATLAB和DSP Builder结合，可以进行基于FPGA的DSP系统开发，是DSP硬件系统实现的关键EDA工具。Quartus II包括模块化的编译器。编译器包括的功能模块有分析/综合器（Analysis & Synthesis）、适配器（Filter）、装配器（Assembler）、时序分析器（Timing Analyzer）、设计辅助模块（Design Assistant）、EDA网表文件生成器（EDA
Netlist Writer）和编辑数据接口（Complier Database Interface）等。可以通过选择Start Complication来运行所有的编译器模块，也可以通过选择Start单独运行各个模块。还可以通过选择Complier Tool（Tools 菜单），在Complier Tool 窗口中运行该模块来启动编辑器模块。在Complier Tool 窗口中，可以打开该模块的设置文件或报告文件，或打开其他相关窗口。图七中所示的上排是Quartus II编译设计主控界面，它显示了Quartus II自动设计的各主要处理环节和设计流程，包括设计输入编辑、设计分析与综合、适配、编程文件汇编（装配）、时序参数提取以及编程下载几个步骤。在图七下排的流程框图，是与上面的Quartus II设计流程相对照的标准的EDA开发流程。 图一、Quartus II设计流程2.3 Simulink软件2.3.1 代码仿真在完成一个设计的代码编写工作之后，可以直接对代码进行仿真，检测源代码是否符合功能要求。这时，仿真的对象为HDL代码，比较直观，速度比较快，可以进行与软件相类似的多种手段的调试（如单步执行等）。在设计的最初阶段发现问题，可以节省大量的精力。1．设计HDL源代码：可以使VHDL语言或Verilog语言。2．测试激励代码：根据设计要求输入/输出的激励程序，由于不需要进行综合，书写具有很大的灵活性。3．仿真模型/库：根据设计内调用的器件供应商提供的模块而定，如：FIFO（Altera常用的FIFO有：lpm_fifo /lpm_fifo_dc等）、DPRAM等。2.3.2
门级仿真和时序仿真使用综合软件综合后生成的门级网表或者是实现后生成的门级模型进行仿真，不加入时延文件的仿真就是门级仿真。可以检验综合后或实现后的功能是否满足功能要求，其速度比代码功能仿真要慢，但是比时序仿真要快。在门级仿真的基础上加入时延文件“.sdf”文件的仿真就是时延仿真。优点是：比较真实的反映逻辑的时延与功能，缺点是速度比较慢，如果逻辑比较大，那么需要很长的时间。在这里仿真以Altera的器件为例。利用经过综合布局布线的网表和具有时延信息的反标文件进行仿真，可以比较精确的仿真逻辑的时序是否满足要求。3
实验步骤及仿真调试结果3.1
功能描述及设计架构本文设计了一个通用型电子抢答器：有8个按键输入，其中4个按键为四组抢答选手的输入，另4个分别为主持人的开始抢答、加分、减分以及积分重置操作按键。有3个BCD数码管进行显示，其中1个显示抢答者组号，另外2个显示积分。并有8个LED灯用来提示相应抢答倒计时时间。四组抢答选手，各自可手动按按钮申请抢答权；回答正确加1 分，回答错误减1 分，违规抢答减1分，不抢答不加分不扣分，各组初始积分为10分。抢答器具体功能如下：1、设置一个抢答控制开关Start，该开关由主持人控制;只有当主持人按下开始键才能抢答；在按开始按钮前抢答属于违规。2、抢答器具有定时抢答功能，且一次抢答的时间设定为8 秒。当主持人启动&开始&键后，8个红色LED灯全亮，每流失一秒，LED灯则熄灭一个，从右到左依次熄灭，直到全部熄灭，若仍没人抢答则该轮抢答轮空，自动转到下一轮抢答环节。3、抢答器具有锁存与显示功能，即选手按动按钮抢答后，锁存相应的组号，当主持人分数加减完毕后，将在3个数码管分别显示所抢答的组号以及该组目前的积分，如果属于违规抢答，则直接跳出抢答环节，直接扣分并显示相应组号和目前积分，进入下一轮抢答。4、主持人在选手抢答后进入加减分环节，此时主持人可使用2个按键中的其中一个，一个按键用来加分，一个按键用来减分，主持人可选择加、减或者不操作，此环节一样为计时环节，倒计时时间为5秒，当5秒过后主持人未进行操作，则判定这次抢答为既不加分也不减分。加减分倒计时通过5个红色LED灯进行显示，当有人按下抢答后，该5个LED灯全亮，每过1秒，则熄灭一个，从左到右，直到全部熄灭。本设计以FPGA 为基础设计的电子抢答器，根据设计功能要求，该设计主要包括抢答输入键盘，数码管显示，LED灯显示及FPGA 最小系统。抢答器结构框图如下图所示：图二、抢答器结构框图 其中FPGA 最小系统电路为FPGA 正常工作时的基本电路，由时钟和复位电路组成。按键输入电路由8个按键组成。数码管显示电路由1个8段控制共阴BCD和2个经过译码后的4位BCD组成。LED计时显示电路由8个红色LED灯组成。3.2 抢答器程序流程图和各模块软件代码分析3.2.1 抢答器程序结构及主程序流程图软件设计主要采用verilog HDL 语言进行设计，总体编程思路采用模块化编程方式，主要分为3个模块，一个主控制及按键输入模块，一个LED计时提示模块，一个抢答组号及积分显示模块，分别对这3个子模块进行独立编程设计，并生成元件，并在顶层使用电路连线的方式将3个模块连接起来完成整个设计。主要程序运行方式采用状态机的方法来实现对抢答器的各个环节的控制。此次所设计的状态一共有4个状态。第一个状态为等待主持人按键开始抢答，在此状态时会一直检测按键信号，当收到主持人的开始抢答信号进入下一个环节，如果有人抢答判定为违规抢答，而直接进入状态4进行积分和抢答组号显示。第二个状态为等待4组抢答状态，在此状态时，LED计时显示模块将开始显示抢答计时，如果在规定时间内有人最先抢答则直接进入下一个状态，而如果无人抢答，计时时间到后也进入下一个状态，此状态下主持人按除复位键以外键无效，而按复位键则直接返回第一个状态，并将积分复位。第三个状态为主持人加减分状态，在此状态时，LED计时显示模块重置并显示加减分的计时，如果在规定时间内主持人按下加分或减分则直接进入第四状态，而无操作计时时间到后也进入下一个状态，此状态下主持人按复位键则返回第一状态并将积分复位。其他按键输入无效。第四个状态对前面状态中所获取的键值信号进行处理，更新并保存各组的积分信息，同时将抢答组号和积分发送给BCD显示模块进行显示，最后自动跳转回第一状态。下图为主程序运行流程图：包含各类专业文献、专业论文、高等教育、幼儿教育、小学教育、文学作品欣赏、应用写作文书、生活休闲娱乐、外语学习资料、52基于FPGA的四路抢答器设计等内容。　
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