& PCIE眼图测试中示波器CDR带宽的影响分析
PCIE眼图测试中示波器CDR带宽的影响分析
在某产品的PCIE信号测试中，发现其收发眼图抖动较大，眼图质量很差，通过定位，发现是由于示波器的CDR环路带宽设置错误导致的。本文理论分析了CDR环路带宽对信号眼图及抖动的影响，并给出高速SerDes信号测试时，设置CDR环路带宽的参考意见。
【关键词】PCIE，CDR，SDA6000A，SerDes，眼图
中图分类号：TJ53+4 文献标识码：A 文章编号：
1、问题的提出
在用力科公司的SDA6000A示波器对某产品进行硬件信号测试时，发现PCIE信号的眼图质量非常差，特别是抖动过大，出现多次碰撞眼图模板的现象。如图1所示。
图1 PCIE测试波形
2、问题的定位
咨询相关专家，抖动较大，有可能是示波器的CDR(Clock and Data Recovery)的带宽设置有误。检查示波器SDA6000A的设置，发现在串行信号类型选择为在Signal Type为PCIe1.0 2.5GT/s时，设置的PLL Settings选择的PLL Type为&FC Golden&，示波器自动换算出PLL的截止频率为1.5MHz。
在示波器设置中对应PCIE信号有三种PLL，对应的截止频率分别为16MHz（A，3dBpk）、8MHz（B，3dBpk）、5MHz（C，1dBpk），这三种PLL取决不同的PCIE信号接收端。一般常用的是A类16MHz带宽，在此PLL下，PCIE信号眼图如图2所示。
图2 正确设置PLL后的PCIE测试波形
从眼图可以看出，新设置的PLL后的测试波形，眼图质量有明显提高，抖动也小了很多，为什么CDR的带宽对眼图信号质量影响这么大？
3、问题的理论分析
从串行信号处理原理分析入手，如图3所示，典型的串行数据链路系统图。
图3 典型串行数据链路系统框图
在Fibre Channel、Gigabit Ethernet、SDH等串行链路中都采用了上图的架构。发送端TX发送的信号通过信道（传输铜线或光纤）传输到接收端RX后，收发器芯片RX部分的时钟恢复电路（CDR）从串行数据中恢复出时钟，用恢复的时钟来同步串行数据，进行采样。
由于多种原因，进入RX的串行数据信号可能有较大的抖动，理想情况下（锁相环PLL的环路带宽无穷大时），时钟恢复电路的PLL输出的时钟和RX的输入数据信号同相，即零抖动，这时，RX的判别电路（图3中的D触发器）有最大的建立时间和保持时间余量。但是由于PLL的环路响应为低通滤波器特性，只能消除串行数据中低频段的抖动，不能处理高频段的抖动，所以，现实情况中收发器芯片RX端&看到&的眼图是有抖动的。
RX端PLL的参数是影响眼图和抖动性能的决定因素。图4为PLL的系统框图，包括鉴相器、环路滤波器、压控振荡器(VCO)三个基本部分。
图4 PLL系统框图
在接收端的PLL中，鉴相器、环路滤波器和VCO三部分组成环路的频响为低通滤波器特性。如图5所示，接收端的时钟恢复电路的频响是一个低通滤波器，其传递函数为HL，当串行数据信号的抖动变化频率较低时，即从直流（0Hz）到PLL的截止频率（fcutoff，-3dB），PLL能及时追踪到数据跳变沿（即锁住相位），输出的时钟与输入数据同相（严格地讲，相位差为固定常数），这样抖动为零。当连续边沿的抖动变化太快时（即存在高频抖动时），PLL不能及时追踪到边沿的变化，于是输出的时钟和数据边沿存在抖动，所以，接收到的CDR不能滤除高于截止的抖动，它的抖动传递函数的频响为高通滤波特性。
图5 抖动的传递函数
上述分析，可以简述为一句话：PLL环路响应带宽越高，经过CDR恢复出来的眼图抖动就越小。
由上述分析得知，在进行高速串行信号测试时，根据信号类型与接收端器件特性设置CDR与PLL，一些标准的接口会有固定的参数可以设置，非标准的SerDes接口则需要厂家获取收发器件的模型，带宽设置等参数。综上所述，正确设置示波器的CDR参数是测量眼图和抖动的关键，测试人员需要参考串行数据规范或厂商的操作文档，才能保证测量的准确性和有效性。
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于时钟频率和抖动限制，最常见的共用时钟架构设计利用点对点差分信号对来分配基准时钟，其中一个差分信号对将抵达系统的每个PCIe端点。如果一张卡上有
多个PCIe端点，就可以从背板获得一个基准时钟输入，并利用零延迟缓冲器(Zero Delay
Buffer，简称ZDB)提供卡上时钟分配网络。然而，即使这样，由于PCIe 5.0Gbps运行的抖动限制，设计起来也是非常困难的。假设我们能设计出这样的卡上分配方案，我们仍需要提供从PCIe主到系统上每张卡的点对点连接。在嵌入式系统中，这需要在主卡插槽上增加大量连接器引脚，并在背板上增加大量有特殊布线要求的线迹。这还要给主卡插槽插入与其它插槽截然不同的引脚排列。一个消除这些限制的解决办法是降除主卡上的PCIe基准时钟，并利用一个M-LVDS多点信号在背板之间进行分配，然后将其提高到目标卡所需的频率。尽管理论上非常简单，但实现PCIe抖动限制却很棘手(见图5，注意绿色信号线不起作用)。这
个解决方案可提供一个M-LVDS对，用来驱动或接收符合PCIe的基准时钟。如图5所示，在许多嵌入式系统中，根据应用的“与/或”插槽进行分配，每张
卡都可作为主操作或端点操作。显然，如图5所示，只用于其中一种模式操作的卡将被简化。系统中的一张卡将作为主卡，利用其板上晶振生成满足PCIe限制的
基准时钟。这个时钟将利用内部时钟分配网络驱动所有板上PCIe器件。该时钟也将到达非PLL除法器电路，将100MHz或
125MHz向下降除为25MHz的背板频率，然后将除降了的基准时钟驱动到系统的其余卡上。系统中其它所有的卡将禁用板上时钟发生器，形成基准时钟线迹
的三态驱动器，并接收来自背板的基准时钟。随后，这将通过基于PLL的ZDB提高到板上所需和分配的基准时钟频率，并将划分了的基准时钟驱动到系统的其它
卡上。系统其它所有的卡将失去对板上时钟发电器的使用，形成基准时钟线迹三态驱动器，并接收来自背板的基准时钟。这将通过基于PLL的ZDB提高到板上和
分配所需的基准时钟频率。接收和提高来自背板的基准时钟的电路通常在主卡上，如果需要，可以用来生成所需的另一个基准时钟频率。为了实现PCIe所需的低
抖动，IDT FemtoClock PLL技术可用于时钟合成器和ZDB。这种设计的最主要难点在于，PLL虽然可以过滤掉频率
高于PLL本身环路带宽的噪声信号，但在低于PLL环路带宽的低频部分，却增加了很多在调制频率附近的附加抖动。另外，由于PLL无法完全跟踪基准时钟输
入的相位和频率变化，所以将引起跟踪偏移。像这种包含两个以上用于频率生成和转换的级联型PLL的背板PCIe方案必须谨慎对待，以尽量降低相位抖动和
PLL跟踪偏移。PCIe抖动的测量在深入分析这个解决方案的性能之前，需要先讨论PCIe抖动性能的分析
过程。PCIe抖动工作组关注的一个首要问题是确定一个恰当的基准时钟。为实现这个目的，需要考虑基准时钟的Tx和Rx
PLL及相位插值器的过滤效果。同时，为避免对基准时钟规格不足，这些PLL的峰值效应也需要考虑。这一过程分为四个主要步骤：1．确定每个周期累积的相位误差。串行数据传输不像并行数据传输那样关心时钟的Cycle-to-Cycle抖动和Period抖动，串行数据传输更关心累积相位误。因此，我们必须首先确定每个时钟周期的累积相位误差。2．将离散傅立叶变换(Discrete Fourier Transform，简称DFT)用于累积相位误差数据，从而将时域的分析转变到频域进行分析。3．将系统转移函数用于累积相位误差数据的DFT。4．执行逆DFT，使过滤后的累积相位误差数据转回到时域内，这便是最终结果。同
时还要注意，通过设定系统转移函数s=jω，可以在复杂的频域实现PLL系统的过滤分析。该分析对连续系统很有用，但由于采用相位检测器和反馈除法器等数
字元件，大多数现代PLL方案不是纯粹的模拟系统，因而z域数字分析会更精确。但是，PCI抖动工作组的初步研究表明，受s域分析影响的误差最小，因此s
域分析可用于建模。然而，当基频低于PLL环路带宽10倍时，s域近似值会显著背离真值，所以系统设计师在选择PLL时必须时刻谨记这一点。有关这一过程的更多信息和背景资料，请查阅IDT应用笔记《PCIe基准时钟要求》。抖动测量技巧测量方法不当很容易得到两倍以上于正确方法的抖动测量值。这里有一些技巧：1．从被测器件到示波器都使用屏蔽同轴电缆，并在示波器的输入端做好恰当的匹配。2．如果使用高阻抗探头，可使用低电容探头和接地夹，而非电线。3．确保你使用了与样本量一致的最高采样率。4．使示波器屏幕上的纵坐标最大，以便精确地测量电压。5．使显示器、开关式电源和手机远离被测器件。可行时使用线性电源。6．当执行差分测量时，确保两条电缆已经相互纠偏。IDT解决方案分析IDT的工程师通过菊链三个特性描述板以代表子卡：ICS841S32I板，然后是
ICS8743008I板，最后一个也是ICS8743008I板，创建了解决方案的原型，见图5。在第二个ICS8743008I输出时进行测量。卸载
来自示波器的时钟周期数据，然后由抖动分析脚本进行后处理。该脚本可进行必要的频域和时域分析。2.5Gbps
分析方法的结果为18.91ps。这一结果符合4.5倍的裕量的86ps的PCIe峰-峰相位抖动指标。对于5.0Gbps操作，PCIe规定了rms相
位抖动，而非峰-峰相位抖动。这些结果也超出了规范：0.52psrms低频带和1.47ps高频带与3.1ps规范限制之比。对
于5.0Gbps工作，PCIe为频域分析规定了两个转移函数和两个频率范围。第一个转移函数的极频率为5MHz和16MHz，第二个转移函数的极频率为
8MHz和16MHz。抖动分析所得的两个频段为10KHz-1.5MHz(低频带)，1.5MHz-Nyquist(高频带)。Nyquist表示分析
达到了基准时钟频率的一半。例如，在100MHz时，频域分析将达到50MHz。分析脚本会显示每个频率分析频带间两个转移函数间的最差情况。本文小结PCIe标准最初用于定义PC系统，但由于其低引脚数和可扩展的高性能，很快成为几乎所有应用领域选择的I/O接口。高速的基准时钟给希望利用PCIe元件的嵌入式系统工程师们提出了严峻的挑战，他们需要分配、选择两个不同的符合规范的基准时钟速度。这
个测试解决方案有助于系统利用支持100MHz和125MHz基准时钟的元件，并通过一个M-LVDS差分对将其分配到系统的所有卡上。该解决方案也可以
对卡进行设置，因此这些卡可以在其应用指令下作为主或端点操作，而且能插入系统的任何插槽。另外，这一解决方案降低了背板上基准时钟的工作频率，放宽了该
信号的路由限制和串扰性能。只要满足2.5Gbps和5.0Gbps操作PCIe规范严格的抖动要求，所有这些都可以用一个设计实现。