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高速、低功耗SRAM分析与设计
S​R​A​M​分​析​与​设​计
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高速、低功耗SRAM分析与设计
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高速、低功耗SRAM分析与设计
官方公共微信接下来的实验将按照实际的实验顺序接好,编号先后就代表顺序先后。
3.1&制定你的低功耗计划
作为整个low power设计的第一个环节,这个部分可以说是最重要的,要求做low power设计的工程师对整个设计制定一个low power plan,这个low power plan在随后会转化为对verilog code的更改和CPF文件。显然,做low power设计不是一件简单的事情,需要考虑到方方面面的事情,同时需要对设计有较深的了解,也就是说做low power设计的人其实需要对前端和后端都有一定程度了解才行。至于如何制定low power plan请参考我的总结的&Low Power Design Based on Cadence CPF Flow&最后一章,里面有我做的一个范例。在我们的这个DTMF core中,tdsp_core所占的面积应该是最大的,因此可以考虑将这个作为突破口。在做low power plan时有一个原则:低功耗技术只有真正需要时才引入,千万不要盲目引入。
Dynamic power: 降频,降电压是最有效的,当然必须是你的设计已经满足设计指标,并且还有余量的情况下。
Leakage power:PSO技术最有效,尤其对于那些工作行为是burst类型的(在很短时间内密集工作,然后长时间idle)。
3.2&修改你的verilog代码
如果你使用了MSV和PSO这两种技术的话,那么对代码的修改将是必须的。这个设计中就增加了一个PMU的module,用于控制你的MSV和PSO的动作。
3.3&编写CPF文件
可以说CPF文件就是tool能看懂的Low power plan,CPF文件会在几乎所有的cadence tool中使用到,cadence开发这个文件格式的目的就是为了保证整个设计流程的统一和规范。这个设计的CPF文件可以参考附录2。如果想要深入了解如何编写CPF 的话,可以参考CPF手册。为了方便大家理解附录2的CPF文件,图4是一个power domain划分和power net连接的示意图。对于CPF来说,我觉得power domain的划分和power net的连接应该是最重要的,同时也是学习CPF的难点。
图5 power net 连接和power domain划分
3.4&IUS Simulation for PSO Behavior
这个部分主要目的是为了检查 PSO的行为是否正确,因为PSO的关断和开启行为算是比较复杂。如图6是一般PSO的行为,以及在IUS中的仿真波形文件。具体执行命令如下:
irun -access +rwc -timescale 1ns/1ps -gui \&&&&&&&&&&&&&&&&&&&&&&&&&&
-lps_cpf nano.cpf -lps_simctrl_on -lps_stime 1ns \&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&
-lps_verbose 1 -lps_logfile lps.log \&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&
nano_defines.v testbench.v nano.v
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