您所在位置： &
&nbsp&&nbsp&nbsp&&nbsp
基于FPGA分频器的毕业设计.doc33页
本文档一共被下载：
次 ,您可免费全文在线阅读后下载本文档
文档加载中...广告还剩秒
需要金币：100 &&
你可能关注的文档：
··········
··········
基于FPGA分频器的设计
摘要:分频器是数字系统设计中的基本电路,在复杂数字逻辑电路设计中,根据不同设计的需要,会遇到偶数分频、奇数分频、半整数分频等,有时要求等占空比,也有要求非等占空比。在同一个设计中有时要求多种形式的分频,通常由计数器或计数器的级联构成各种形式的偶数分频和奇数分频,实现较为简单,但是对半整数分频实现较为困难。设计师希望有一种比较方便实用的设计方法,根据情况的需要,在实验室就能设计分频器并且可以马上检测使用,只需要更改频率系数而不修改其他器件或是电路板。因此,本文利用verilog硬件描述语言,通过开发平台,使用FPGA,设计了一种能满足上述情况的通用分频器。只要在分频器的输入端输入相应的分频系数,就可以得到所需的频率。
关键词:分频器; 偶数; 奇数; 半整数; 分频系数; FPGA
Separate frequency inverter based on FPGA design
Abstract:Points are the frequency of an digital system design, the basic circuit in complex digital logic circuit design, according to different design needs, will meet even points frequency, an odd number of points frequency, half integer points frequency etc, sometimes require 390v, such as the request 390v. In the same design sometimes require multiple forms of points frequency, usually by a counter or counter cascade constitute various forms of the frequency and the odd points even points, to achieve comparatively simple frequency, but half-and-half integer points frequency division frequency realize more difficult. Designers hope to have a more convenient and practical design methods, according to the needs of the laboratory condition, can design points frequency device and can immediately detection using, only need to change frequency coefficients and not modify other device or circuit board. The
正在加载中，请稍后...1359人阅读
各种分频电路
偶数分频：
&&& 偶数分频电路比较简单，需要使用计数器即可实现50%占空比的分频电路。
&&& 下面是一个N分频的偶数分频电路Verilog代码：
module N_bit_even_divider (
& input &&&&& i_clk,&
& input &&&&& rst_n,&
& output reg &o_clk
parameter N =
N_bit_even;&& // bit_of_N: N_bit_even的二进制位宽
reg [(bit_of_N - 1):0]
// 计数器单元
// 上升沿计数: 0~(N-1)
always @ (posedge i_clk, negedge rst_n)
& if (!rst_n)&
&& cnt &= 0;
&&& if (cnt == N-1)
&&&&& cnt &= 0;
&&&&& cnt &= cnt + 1;
// 生成上升沿时钟&
// 0~(N/2-1) -& 1; (N/2)~(N-1) -& 0
always @ (posedge i_clk, negedge rst_n)
& if (!rst_n)
&&& o_clk &= 0;&
&&& if (cnt &= (N/2-1))
&&&&& o_clk &= 1;
&&&&& o_clk &= 0;&
奇数分频：
&&& 非50%占空比的N倍奇数分频也可以简单的通过一个模N计数器来实现，如3分频电路，通过模三计数，在1和2时刻输出时钟进行翻转就可以实现占空比为1/3，2/3的分频电路。它的verilog代码实现与上面基本相同，就不在多说了。
&&& 50%占空比的N倍奇数分频。先进行上升沿触发进行模N计数，计数到（N-1）/2时进行输出时钟翻转，然后计数到N-1再次进行翻转得到一个占空比非50%的奇数n分频时钟；同时进行下降沿触发的模N计数，同样到（N-1）/2时进行输出时钟翻转，计数到N-1再次进行翻转，生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算，即得到占空比为50%的奇数n分频时钟。
&&&&下面是一个N分频的奇数分频电路Verilog代码：
module div(clr,clk,clkout);
input clr,
reg clkreg1,clkreg2;
parameter n=5;
reg[n:0] counter1,counter2;
assign clkout=clkreg1||clkreg2;
always @(posedge clk)
&&& if(clr==1)
&&& &&& clkreg1=0;
&&& &&& counter1=0;
&&& begin&
&&& &&& if(counter1==n-1)
&&& &&& begin
&&& &&& &&& counter1=0;
&&& &&& &&& clkreg1=~clkreg1;
&&& &&& end
& && && else if(counter1==(n-1)/2)
&&&& && begin
&&& &&& &&& counter1=counter1+1;
&&& &&& &&& clkreg1=~clkreg1;
&&& &&& end
& && && else
&&& &&& begin
&&& &&& &&& counter1=counter1+1;
&&& &&& end
always @(negedge clk)
&&& if(clr==1)
&&& &&& clkreg2=0;
&&& &&& counter2=0;
&&& begin&
&&& &&& if(counter2==n-1)
&&& &&& begin
&&& &&& &&& counter2=0;
&&& &&& &&& clkreg2=~clkreg2;
&&& &&& end
& && && else if(counter2==(n-1)/2)
&&& &&& begin
&&& &&& &&& counter2=counter2+1;
&&& &&& &&& clkreg2=~clkreg2;
&&& &&& end
& && && else
&&& &&& begin
&&& &&& &&& counter2=counter2+1;
&&& &&& end
半整数分频：
&&& 分频系数为N-0.5的分频器电路可由一个异或门、一个模N计数器和一个二分频器组成。在实现时，模N计数器可设计成带预置的计数器，这样可以实现任意分频系数为N-0.5的分频器。下图给出了通用半整数分频器的电路组成。
&&& 下面是一个4.5分频电路的Verilog代码：
module div45(clk,&rstn,&clkout);
reg& clkout1;
wire clk2;
xor xor1(clk2,clk,clkout1);
always@(posedge clkout or negedge rstn)
&& if(~rstn)&
&&&&&& clkout1&=1'b0;
&&&&&& clkout1&= ~clkout1;
always@(posedge clk2 or negedge rstn)
&& if(~rstn)
&&&&& cnt&=0;
&&&&& clkout&=1'b0;
&& else if(cnt==4)
&&&&& cnt&=0;
&&&&& clkout&=1'b1;
&&&&& cnt&=cnt+1;&
&&&&& clkout&=1'b0;
endmodule&
小数分频：
&&&&&&& 小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。如设计一个分频系数为10.1的分频器时，可以将分频器设计成9次10分频，1次11分频，这样总的分频值为：
F=（9×10+1×11）/（9+1）=10.1
&&&&&&& 从这种实现方法的特点可以看出，由于分频器的分频值不断改变，因此分频后得到的信号抖动较大
* 以上用户言论只代表其个人观点，不代表CSDN网站的观点或立场
访问：123054次
积分：2164
积分：2164
排名：第7264名
原创：88篇
转载：46篇
(1)(1)(1)(32)(20)(3)(2)(3)(18)(3)(32)(2)(6)(3)(3)(7)EDA实验三_百度文库
两大类热门资源免费畅读
续费一年阅读会员，立省24元！
评价文档：
8页免费9页免费2页免费3页免费3页免费3页免费2页免费1页免费8页1下载券
EDA实验三|完​成​占​空​比​(​高​电​平​占​一​个​时​钟​周​期​的​比​例​)​为.的1​分​频​电​路​模​块​的​V​e​r​i​l​o​g​设​计
把文档贴到Blog、BBS或个人站等：
普通尺寸(450*500pix)
较大尺寸(630*500pix)
你可能喜欢